JP3123444B2 - Ｉｃ試験装置 - Google Patents
Ｉｃ試験装置Info
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- JP3123444B2 JP3123444B2 JP08257169A JP25716996A JP3123444B2 JP 3123444 B2 JP3123444 B2 JP 3123444B2 JP 08257169 A JP08257169 A JP 08257169A JP 25716996 A JP25716996 A JP 25716996A JP 3123444 B2 JP3123444 B2 JP 3123444B2
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- Japan
- Prior art keywords
- test
- power supply
- test apparatus
- test station
- analog
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
- G01R31/31907—Modular tester, e.g. controlling and coordinating instruments in a bus based architecture
-
- G—PHYSICS
- G01—MEASURING; TESTING
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- G01R31/3167—Testing of combined analog and digital circuits
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、汎用ＡＤ変換器，
ＤＡ変換器，ＵＣＰＵ内蔵ＡＤ／ＤＡ変換器等のＩＣ
（集積回路）について、該ＩＣの特性試験を行うＩＣ試
験装置に関する。
ＤＡ変換器，ＵＣＰＵ内蔵ＡＤ／ＤＡ変換器等のＩＣ
（集積回路）について、該ＩＣの特性試験を行うＩＣ試
験装置に関する。
【０００２】
【従来の技術】図２は、従来のＩＣ試験装置の構成例を
示すブロック図である。この図において、被測定試料１
は、測定対象となるＩＣであり、ここでは、一例とし
て、汎用ＡＤ変換器であるとする。また、本試験装置
は、大きく分けると、ＩＣ試験装置本体１０２及び２つ
のテストステーション（テストステーション１０３及び
テストステーション１０４）から構成されている。ここ
で、ＩＣ試験装置本体１０２は、ＤＣ部５，ＬＳ部６及
びソリッドステートリレー１１１から構成されている。
ＤＣ部５は、テストステーション１０３及びテストステ
ーション１０４から受信した測定データに基づいて、被
測定試料１の直流特性を測定する。ＬＳ部６は、被測定
試料１のＩ／Ｏ端子に印加する電圧レベルを該被測定試
料１の各端子毎に選択する。
示すブロック図である。この図において、被測定試料１
は、測定対象となるＩＣであり、ここでは、一例とし
て、汎用ＡＤ変換器であるとする。また、本試験装置
は、大きく分けると、ＩＣ試験装置本体１０２及び２つ
のテストステーション（テストステーション１０３及び
テストステーション１０４）から構成されている。ここ
で、ＩＣ試験装置本体１０２は、ＤＣ部５，ＬＳ部６及
びソリッドステートリレー１１１から構成されている。
ＤＣ部５は、テストステーション１０３及びテストステ
ーション１０４から受信した測定データに基づいて、被
測定試料１の直流特性を測定する。ＬＳ部６は、被測定
試料１のＩ／Ｏ端子に印加する電圧レベルを該被測定試
料１の各端子毎に選択する。
【０００３】また、テストステーション１０３及びテス
トステーション１０４は、それぞれ、アナログ回路７，
ピンエレクトロニクス部８及び電源１０９から構成され
ている。なお、この図では、テストステーション１０３
及びテストステーション１０４の内部の構成部品は同じ
ものであるが、必ずしも同じものである必要はない。ア
ナログ回路７は、デジタル／アナログ変換器（ＤＡＣ）
を有しており、ＩＣ試験装置本体１０２から受信した測
定データ（デジタル値）をＤＡ変換し、該ＤＡ変換され
たアナログ電圧を被測定試料１（ＡＤ変換器）のアナロ
グ入力端子（Ａin端子）に入力する。ピンエレクトロニ
クス部８は、被測定試料１（ＡＤ変換器）のＩ／Ｏ端子
から出力されるデジタル値（被測定試料１によってＡＤ
変換されたデジタル値）とＩＣ試験装置本体１０２から
受信した基準値（デジタル値）との比較を行う。
トステーション１０４は、それぞれ、アナログ回路７，
ピンエレクトロニクス部８及び電源１０９から構成され
ている。なお、この図では、テストステーション１０３
及びテストステーション１０４の内部の構成部品は同じ
ものであるが、必ずしも同じものである必要はない。ア
ナログ回路７は、デジタル／アナログ変換器（ＤＡＣ）
を有しており、ＩＣ試験装置本体１０２から受信した測
定データ（デジタル値）をＤＡ変換し、該ＤＡ変換され
たアナログ電圧を被測定試料１（ＡＤ変換器）のアナロ
グ入力端子（Ａin端子）に入力する。ピンエレクトロニ
クス部８は、被測定試料１（ＡＤ変換器）のＩ／Ｏ端子
から出力されるデジタル値（被測定試料１によってＡＤ
変換されたデジタル値）とＩＣ試験装置本体１０２から
受信した基準値（デジタル値）との比較を行う。
【０００４】また、ＩＣ試験装置本体１０２のＤＣ部５
から伸びるテスタバスは、テストステーション１０３の
アナログ回路７，同テストステーション１０３のピンエ
レクトロニクス部８，テストステーション１０４のアナ
ログ回路７，同テストステーション１０４のピンエレク
トロニクス部８を、この順番でシリアルに接続する。同
様に、ＩＣ試験装置本体１０２のＬＳ部６から伸びるテ
スタバスも、テストステーション１０３のアナログ回路
７，同テストステーション１０３のピンエレクトロニク
ス部８，テストステーション１０４のアナログ回路７，
同テストステーション１０４のピンエレクトロニクス部
８を、この順番でシリアルに接続する。また、ＩＣ試験
装置本体１０２のソリッドステートリレー１１１は、各
テストステーションの電源１０９に対するＡＣ２００Ｖ
供給のＯＮ／ＯＦＦ制御を行う。
から伸びるテスタバスは、テストステーション１０３の
アナログ回路７，同テストステーション１０３のピンエ
レクトロニクス部８，テストステーション１０４のアナ
ログ回路７，同テストステーション１０４のピンエレク
トロニクス部８を、この順番でシリアルに接続する。同
様に、ＩＣ試験装置本体１０２のＬＳ部６から伸びるテ
スタバスも、テストステーション１０３のアナログ回路
７，同テストステーション１０３のピンエレクトロニク
ス部８，テストステーション１０４のアナログ回路７，
同テストステーション１０４のピンエレクトロニクス部
８を、この順番でシリアルに接続する。また、ＩＣ試験
装置本体１０２のソリッドステートリレー１１１は、各
テストステーションの電源１０９に対するＡＣ２００Ｖ
供給のＯＮ／ＯＦＦ制御を行う。
【０００５】
【発明が解決しようとする課題】ところで、上述した従
来のＩＣ試験装置では、電源のＯＮ／ＯＦＦ制御を行う
ソリッドステートリレーを両方のテストステーションで
共用しているため、片方のテストステーションのみを立
ち上げることができなかった。そのため、試験すべきＩ
Ｃの数が少ない等の理由により、片方のテストステーシ
ョンだけで該測定を十分行える場合であっても、常に全
てのテストステーションを立ち上げなくてはならず、無
駄な電力を消費してしまう、という課題があった。
来のＩＣ試験装置では、電源のＯＮ／ＯＦＦ制御を行う
ソリッドステートリレーを両方のテストステーションで
共用しているため、片方のテストステーションのみを立
ち上げることができなかった。そのため、試験すべきＩ
Ｃの数が少ない等の理由により、片方のテストステーシ
ョンだけで該測定を十分行える場合であっても、常に全
てのテストステーションを立ち上げなくてはならず、無
駄な電力を消費してしまう、という課題があった。
【０００６】また、上述した従来のＩＣ試験装置では、
各テストステーションのユニットがテスタバスによって
シリアル接続されているため、片方のテストステーショ
ンが故障した場合などは、他方のテストステーションに
対する信号の流れが止まってしまい、装置全体の稼働率
が低くなる、という課題があった。
各テストステーションのユニットがテスタバスによって
シリアル接続されているため、片方のテストステーショ
ンが故障した場合などは、他方のテストステーションに
対する信号の流れが止まってしまい、装置全体の稼働率
が低くなる、という課題があった。
【０００７】この発明は、このような背景の下になされ
たもので、各テストステーションが互いに独立して動作
することができ、その結果、消費電力が低くかつ稼働率
の高いＩＣ試験装置を提供することを目的とする。
たもので、各テストステーションが互いに独立して動作
することができ、その結果、消費電力が低くかつ稼働率
の高いＩＣ試験装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】請求項１記載の発明は、
制御手段からの信号に基づいてＩＣ（集積回路）の特性
を測定するテストステーションを２台以上有するＩＣ試
験装置において、各テストステーションは、前記制御手
段からの信号に基づいてＩＣの特性を測定する測定ユニ
ットと、前記測定ユニットに対して電源電圧を供給する
電源と、前記電源のＯＮ／ＯＦＦの制御を行う電源制御
手段とを具備することを特徴とする。請求項２記載の発
明は、請求項１記載のＩＣ試験装置において、前記測定
ユニットは、それぞれ、テスタバスを介して、前記制御
手段と直接信号の授受を行うことを特徴とする。請求項
３記載の発明は、請求項１または請求項２のいずれかに
記載のＩＣ試験装置において、前記電源は、それぞれ、
アナログ電源部を有し、該アナログ電源部は、各テスト
ステーション間で、それぞれ分離して接地されているこ
とを特徴とする。
制御手段からの信号に基づいてＩＣ（集積回路）の特性
を測定するテストステーションを２台以上有するＩＣ試
験装置において、各テストステーションは、前記制御手
段からの信号に基づいてＩＣの特性を測定する測定ユニ
ットと、前記測定ユニットに対して電源電圧を供給する
電源と、前記電源のＯＮ／ＯＦＦの制御を行う電源制御
手段とを具備することを特徴とする。請求項２記載の発
明は、請求項１記載のＩＣ試験装置において、前記測定
ユニットは、それぞれ、テスタバスを介して、前記制御
手段と直接信号の授受を行うことを特徴とする。請求項
３記載の発明は、請求項１または請求項２のいずれかに
記載のＩＣ試験装置において、前記電源は、それぞれ、
アナログ電源部を有し、該アナログ電源部は、各テスト
ステーション間で、それぞれ分離して接地されているこ
とを特徴とする。
【０００９】
【発明の実施の形態】以下、図面を参照して、この発明
の実施形態について説明する。図１は、この発明の一実
施形態によるＩＣ試験装置の構成例を示すブロック図で
ある。この図において、被測定試料１は、測定対象とな
るＩＣであり、汎用ＡＤ変換器，ＤＡ変換器，ＵＣＰＵ
内蔵ＡＤ／ＤＡ変換器等が挙げられる。以下、本実施形
態では、一例として、被測定試料１が汎用ＡＤ変換器で
ある場合を例にとって説明を行う。
の実施形態について説明する。図１は、この発明の一実
施形態によるＩＣ試験装置の構成例を示すブロック図で
ある。この図において、被測定試料１は、測定対象とな
るＩＣであり、汎用ＡＤ変換器，ＤＡ変換器，ＵＣＰＵ
内蔵ＡＤ／ＤＡ変換器等が挙げられる。以下、本実施形
態では、一例として、被測定試料１が汎用ＡＤ変換器で
ある場合を例にとって説明を行う。
【００１０】また、図１に示すように、本装置は、大き
く分けると、ＩＣ試験装置本体２及び２つのテストステ
ーション（テストステーション３及びテストステーショ
ン４）から構成されている。ここで、ＩＣ試験装置本体
２は、ＤＣ部５及びＬＳ部６から構成されている。ＤＣ
部５は、テストステーション３及びテストステーション
４から受信した測定データに基づいて、被測定試料１の
直流特性を測定する。ＬＳ部６は、被測定試料１のＩ／
Ｏ端子に印加する電圧レベルを該被測定試料１の各端子
毎に選択し、テストステーション３及びテストステーシ
ョン４に供給する。
く分けると、ＩＣ試験装置本体２及び２つのテストステ
ーション（テストステーション３及びテストステーショ
ン４）から構成されている。ここで、ＩＣ試験装置本体
２は、ＤＣ部５及びＬＳ部６から構成されている。ＤＣ
部５は、テストステーション３及びテストステーション
４から受信した測定データに基づいて、被測定試料１の
直流特性を測定する。ＬＳ部６は、被測定試料１のＩ／
Ｏ端子に印加する電圧レベルを該被測定試料１の各端子
毎に選択し、テストステーション３及びテストステーシ
ョン４に供給する。
【００１１】また、テストステーション３及びテストス
テーション４は、それぞれ、アナログ回路７，ピンエレ
クトロニクス部８，第１の電源９，第２の電源１０及び
ソリッドステートリレー１１から構成されている。な
お、アナログ回路７と第２の電源１０は、アナログ部１
２を構成している。なお、本実施形態では、テストステ
ーション３及びテストステーション４の内部の構成部品
は同じものであるが、必ずしも同じものである必要はな
い。
テーション４は、それぞれ、アナログ回路７，ピンエレ
クトロニクス部８，第１の電源９，第２の電源１０及び
ソリッドステートリレー１１から構成されている。な
お、アナログ回路７と第２の電源１０は、アナログ部１
２を構成している。なお、本実施形態では、テストステ
ーション３及びテストステーション４の内部の構成部品
は同じものであるが、必ずしも同じものである必要はな
い。
【００１２】アナログ回路７は、デジタル／アナログ変
換器（ＤＡＣ）を有しており、ＩＣ試験装置本体２から
受信した測定データ（デジタル値）をＤＡ変換し、該Ｄ
Ａ変換されたアナログ電圧を被測定試料１（ＡＤ変換
器）のアナログ入力端子（Ａin端子）に入力する。ピン
エレクトロニクス部８は、被測定試料１（ＡＤ変換器）
のＩ／Ｏ端子から出力されるデジタル値（被測定試料１
によってＡＤ変換されたデジタル値）とＩＣ試験装置本
体２から受信した基準値（デジタル値）との比較を行
う。なお、本実施形態では、被測定試料１がＡＤ変換器
であるため、ピンエレクトロニクス部８は、該ＡＤ変換
器によってＡＤ変換されたデジタル値とＩＣ試験装置本
体２から受信した基準値（デジタル値）との比較を行う
が、被測定試料１がＤＡ変換器である場合には、ピンエ
レクトロニクス部８は、被測定試料１のＩ／Ｏ端子に対
して、被測定試料１（ＤＡ変換器）にＤＡ変換させるた
めのデジタル値を印加する。
換器（ＤＡＣ）を有しており、ＩＣ試験装置本体２から
受信した測定データ（デジタル値）をＤＡ変換し、該Ｄ
Ａ変換されたアナログ電圧を被測定試料１（ＡＤ変換
器）のアナログ入力端子（Ａin端子）に入力する。ピン
エレクトロニクス部８は、被測定試料１（ＡＤ変換器）
のＩ／Ｏ端子から出力されるデジタル値（被測定試料１
によってＡＤ変換されたデジタル値）とＩＣ試験装置本
体２から受信した基準値（デジタル値）との比較を行
う。なお、本実施形態では、被測定試料１がＡＤ変換器
であるため、ピンエレクトロニクス部８は、該ＡＤ変換
器によってＡＤ変換されたデジタル値とＩＣ試験装置本
体２から受信した基準値（デジタル値）との比較を行う
が、被測定試料１がＤＡ変換器である場合には、ピンエ
レクトロニクス部８は、被測定試料１のＩ／Ｏ端子に対
して、被測定試料１（ＤＡ変換器）にＤＡ変換させるた
めのデジタル値を印加する。
【００１３】また、テストステーション３及びテストス
テーション４において、第１の電源９は、アナログ部１
２及びピンエレクトロニクス部８の共通の電源として使
用され、第２の電源１０は、アナログ部１２の専用電源
として使用される。一方、ＧＮＤ系に関しても、第１の
電源９のＧＮＤはディジタル用ＧＮＤであり、第２の電
源１０のＧＮＤはアナログ用ＧＮＤである。このよう
に、ＧＮＤ系については、テストステーション３及びテ
ストステーション４の間でアナログ用ＧＮＤが分離され
ているため、互いに、他方のテストステーションで発生
したノイズの影響を受けず、Ｓ／Ｎが改善される。
テーション４において、第１の電源９は、アナログ部１
２及びピンエレクトロニクス部８の共通の電源として使
用され、第２の電源１０は、アナログ部１２の専用電源
として使用される。一方、ＧＮＤ系に関しても、第１の
電源９のＧＮＤはディジタル用ＧＮＤであり、第２の電
源１０のＧＮＤはアナログ用ＧＮＤである。このよう
に、ＧＮＤ系については、テストステーション３及びテ
ストステーション４の間でアナログ用ＧＮＤが分離され
ているため、互いに、他方のテストステーションで発生
したノイズの影響を受けず、Ｓ／Ｎが改善される。
【００１４】また、ソリッドステートリレー１１は、テ
ストステーション３及びテストステーション４のそれぞ
れに設けられており、各テストステーションにおいて、
第１の電源９及び第２の電源１０に対するＡＣ２００Ｖ
供給のＯＮ／ＯＦＦ制御を行う。そのため、どちらかの
テストステーションのソリッドステートリレー１１をＯ
Ｎさせることにより、該テストステーションのみが動作
可能となる。もちろん、両テストステーションのソリッ
ドステートリレー１１をＯＮにすると、両テストステー
ションとも動作可能となる。
ストステーション３及びテストステーション４のそれぞ
れに設けられており、各テストステーションにおいて、
第１の電源９及び第２の電源１０に対するＡＣ２００Ｖ
供給のＯＮ／ＯＦＦ制御を行う。そのため、どちらかの
テストステーションのソリッドステートリレー１１をＯ
Ｎさせることにより、該テストステーションのみが動作
可能となる。もちろん、両テストステーションのソリッ
ドステートリレー１１をＯＮにすると、両テストステー
ションとも動作可能となる。
【００１５】また、各テストステーションのアナログ回
路７及びピンエレクトロニクス部８は、それぞれ、ＩＣ
試験装置本体２のＤＣ部５とテスタバスで接続されてい
る。同様に、各テストステーションのアナログ回路７及
びピンエレクトロニクス部８は、それぞれ、ＩＣ試験装
置本体２のＬＳ部６とテスタバスで接続されている。そ
のため、片方のテストステーションのソリッドステート
リレー１１のみをＯＮにした場合であっても、該テスト
ステーションの各ユニット（アナログ回路７及びピンエ
レクトロニクス部８）はＩＣ試験装置本体２との間でデ
ータのやり取りを行うことができる。
路７及びピンエレクトロニクス部８は、それぞれ、ＩＣ
試験装置本体２のＤＣ部５とテスタバスで接続されてい
る。同様に、各テストステーションのアナログ回路７及
びピンエレクトロニクス部８は、それぞれ、ＩＣ試験装
置本体２のＬＳ部６とテスタバスで接続されている。そ
のため、片方のテストステーションのソリッドステート
リレー１１のみをＯＮにした場合であっても、該テスト
ステーションの各ユニット（アナログ回路７及びピンエ
レクトロニクス部８）はＩＣ試験装置本体２との間でデ
ータのやり取りを行うことができる。
【００１６】以上、この発明の実施形態を図面を参照し
て詳述してきたが、具体的な構成はこの実施形態に限ら
れるものではなく、この発明の要旨を逸脱しない範囲の
設計の変更等があってもこの発明に含まれる。例えば、
上述した一実施形態においては、テストステーションの
数が２個の場合を例にとって説明したが、テストステー
ションの数は２個に限定されず、これ以上であってもよ
い。また、同実施形態においては、各テストステーショ
ンの中にアナログ部１２及びピンエレクトロニクス部８
という２個のユニットが有る場合を例にとって説明した
が、テストステーションの構成ユニット数は２個に限ら
れず、本発明は、ユニットの数が１個以上であれば適応
可能である。
て詳述してきたが、具体的な構成はこの実施形態に限ら
れるものではなく、この発明の要旨を逸脱しない範囲の
設計の変更等があってもこの発明に含まれる。例えば、
上述した一実施形態においては、テストステーションの
数が２個の場合を例にとって説明したが、テストステー
ションの数は２個に限定されず、これ以上であってもよ
い。また、同実施形態においては、各テストステーショ
ンの中にアナログ部１２及びピンエレクトロニクス部８
という２個のユニットが有る場合を例にとって説明した
が、テストステーションの構成ユニット数は２個に限ら
れず、本発明は、ユニットの数が１個以上であれば適応
可能である。
【００１７】
【発明の効果】以上説明したように、この発明によれ
ば、テストステーション毎に電源のＯＮ／ＯＦＦの制御
が可能のため、片方のテストステーションが動作不可の
場合でも、他方のテストステーションだけでＩＣを測定
する事ができ、装置の稼働率が上がる。また、試験すべ
きＩＣの数が少ない等の理由により、片方のテストステ
ーションだけで該測定を十分行える場合、他方のテスト
ステーションを停止する事ができるため、省電力につな
がる。
ば、テストステーション毎に電源のＯＮ／ＯＦＦの制御
が可能のため、片方のテストステーションが動作不可の
場合でも、他方のテストステーションだけでＩＣを測定
する事ができ、装置の稼働率が上がる。また、試験すべ
きＩＣの数が少ない等の理由により、片方のテストステ
ーションだけで該測定を十分行える場合、他方のテスト
ステーションを停止する事ができるため、省電力につな
がる。
【図１】 この発明の一実施形態によるＩＣ試験装置の
構成例を示すブロック図である。
構成例を示すブロック図である。
【図２】 従来のＩＣ試験装置の構成例を示すブロック
図である。
図である。
１……被測定試料、 ２……ＩＣ試験装置本体、３，４
……テストステーション、７……アナログ回路、 ８…
…ピンエレクトロニクス部、９……第１の電源、 １０
……第２の電源、１１……ソリッドステートリレー、
１２……アナログ部、
……テストステーション、７……アナログ回路、 ８…
…ピンエレクトロニクス部、９……第１の電源、 １０
……第２の電源、１１……ソリッドステートリレー、
１２……アナログ部、
Claims (3)
- 【請求項１】 制御手段からの信号に基づいてＩＣ（集
積回路）の特性を測定するテストステーションを２台以
上有するＩＣ試験装置において、 各テストステーションは、前記制御手段からの信号に基
づいてＩＣの特性を測定する測定ユニットと、前記測定
ユニットに対して電源電圧を供給する電源と、前記電源
のＯＮ／ＯＦＦの制御を行う電源制御手段とを具備する
ことを特徴とするＩＣ試験装置。 - 【請求項２】 請求項１記載のＩＣ試験装置において、 前記測定ユニットは、それぞれ、テスタバスを介して、
前記制御手段と直接信号の授受を行うことを特徴とする
ＩＣ試験装置。 - 【請求項３】 請求項１または請求項２のいずれかに記
載のＩＣ試験装置において、 前記電源は、それぞれ、アナログ電源部を有し、 該アナログ電源部は、各テストステーション間で、それ
ぞれ分離して接地されていることを特徴とするＩＣ試験
装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08257169A JP3123444B2 (ja) | 1996-09-27 | 1996-09-27 | Ｉｃ試験装置 |
| US08/936,266 US6087844A (en) | 1996-09-27 | 1997-09-24 | IC testing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08257169A JP3123444B2 (ja) | 1996-09-27 | 1996-09-27 | Ｉｃ試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10104308A JPH10104308A (ja) | 1998-04-24 |
| JP3123444B2 true JP3123444B2 (ja) | 2001-01-09 |
Family
ID=17302652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08257169A Expired - Fee Related JP3123444B2 (ja) | 1996-09-27 | 1996-09-27 | Ｉｃ試験装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6087844A (ja) |
| JP (1) | JP3123444B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100343283B1 (ko) * | 1999-07-02 | 2002-07-15 | 윤종용 | 반도체 장치의 테스트 전원 공급 회로 |
| US8120380B2 (en) * | 2000-03-30 | 2012-02-21 | Seagate Technology Llc | Comprehensive application power tester |
| KR100459701B1 (ko) * | 2002-02-18 | 2004-12-04 | 삼성전자주식회사 | 접점 개폐 장치 제어 회로 및 이를 이용한 반도체 칩테스트 시스템 및 테스트 방법 |
| WO2012173093A1 (ja) * | 2011-06-16 | 2012-12-20 | 株式会社 村田製作所 | 電子部品の特性測定方法 |
| CN109444592A (zh) * | 2018-11-20 | 2019-03-08 | 广东顺科汽车电气制造有限公司 | 一种电动汽车交流充电座电子锁寿命测试仪及其测试控制方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4942358A (en) * | 1988-11-02 | 1990-07-17 | Motorola, Inc. | Integrated circuit option identification circuit and method |
| JP3631275B2 (ja) * | 1994-12-22 | 2005-03-23 | 株式会社アドバンテスト | 半導体試験装置のピン試験回路 |
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