JPS5842656B2 - 「ろ」波回路 - Google Patents

「ろ」波回路

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JPS5842656B2
JPS5842656B2 JP53059026A JP5902678A JPS5842656B2 JP S5842656 B2 JPS5842656 B2 JP S5842656B2 JP 53059026 A JP53059026 A JP 53059026A JP 5902678 A JP5902678 A JP 5902678A JP S5842656 B2 JPS5842656 B2 JP S5842656B2
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JP
Japan
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circuit
signal
output
input signal
high level
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JP53059026A
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JPS5410655A (en
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ジヨージ・ジヨセフ・ロウラー
ロバート・エル・カワーデン
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International Business Machines Corp
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International Business Machines Corp
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Publication date
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    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K5/00Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/125Discriminating pulses
    • H03K5/1252Suppression or limitation of noise or interference
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R29/00Arrangements for measuring or indicating electric quantities not covered by groups G01R19/00 - G01R27/00
    • G01R29/02Measuring characteristics of individual pulses, e.g. deviation from pulse flatness, rise time or duration
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K5/00Manipulating of pulses not covered by one of the other main groups of this subclass

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  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • General Physics & Mathematics (AREA)
  • Manipulation Of Pulses (AREA)
  • Pulse Circuits (AREA)
  • Networks Using Active Elements (AREA)

Description

【発明の詳細な説明】 この発明は一般にr波回路、更に具体的に云えば、パル
ス幅の歪みを持ち込まずに、パルス状信号の雑音スパイ
ク・並びにドロップアウト(以下グリッチと呼ぶ)を沢
波するのに適していて、P波するグリッチ幅を変えるの
に1個の調節しか必要としない調節自在の回路に関する
従来知られているグリッチ沢波回路は、パルスの正及び
負の変化と相互作用する別々の遅延素子を用いている。
従来の解決策では、)くルス幅の歪みをなくし又は最小
限に抑える為には、2つの遅延素子を同じ値に調節する
ことが必要である。
この2重の調節は理想的な条件の下士も困難であり、遅
延特性又はr波特性の調節を必要とする時、現場の状態
では一層負担になる。
この発明の第1の目的は、入力信号の立上りからこれに
対応する出力信号の立上りまでの第1の遅延時間が、入
力信号の立下りからこれに対応する出力信号の立下りま
での第2遅延時間に等しいグリッチ沢波回路を提供する
ことにある。
この発明の第2の目的は、上記第1の遅延時間と第2の
遅延時間が同一の遅延回路によって発生されるグリッチ
F波回路を提供するにある。
この発明の第3の目的は、上記第1及び第2の遅延時間
とほぼ同じ長さではあるがこれよりもわずかに短いパル
ス幅の入力信号も出力信号として取り出せるグリッチf
波回路を提供するにある。
これら3つの目的を一挙に達成するために、この発明は
、入力信号を第1トリガ回路に印加し、入力信号をイン
バータ回路によって反転した信号を第2トリガ回路に印
加し、入力信号の立上り及び立下りからそれぞれ同一時
間後に遅延回路から第1制御信号を発生し、第1トリガ
回路が第1制御信号を受けたときの入力信号レベルが第
1トリガ回路の閾値によって分割される2つの範囲のう
ちの第1の範囲(例えば高レベル)にあるときには第1
トリガ回路から第1の出力(例えば高レベル信号)を発
生させ、反対に、第2トリガ回路が第2制御信号を受け
たときのインバータ回路の出力信号レベルが第2トリガ
回路の閾値によって分割される2つの範囲のうちの第1
の範囲(例えば高レベル)にあるときには、第2トリガ
回路から第2の制御信号を発生させ、この第2の制御信
号を第1トリガ回路に印加して該第1トリガ回路から強
制的に第2の出力(例えば低レベル信号)を発生させ、
第1トリガ回路の第1及び第2の出力を沢波出力とする
ものである。
一般に、インバータ回路の出力信号は入力信号に対して
若干の遅れがある。
このことを利用してこの発明は上記第3の目的を達成す
る。
すなわち、例えば、入力信号が立下がった後、第1制御
信号の発生とほぼ同時ではあるがこれよりほんのわずか
前に立上がったとすると、第1トリガ回路は第1制御信
号が印加されるときの入力信号が高レベルなので入力信
号を高レベルと判断し高レベルの第1出力を発生しよう
とする。
しかし、第2トリガ回路に印加されるインバータ回路の
出力は入力信号に対して若干遅れがあるので、第1制御
信号が発生したとき第2トリガ回路に印加されるインバ
ータ回路からの出力は高レベルである(すなわち、第2
トリガ回路は沢波対象入力信号が低レベルと判断する)
従って、第2トリガ回路は第1トリガ回路に第2制御信
号を出力し、第1トリガ回路から強制的に低レベルの第
2出力を発生させる。
よって上記第1及び第2遅延時間とほぼ等しいがこれよ
りわずかに短いパルス幅の低レベル信号を出力信号に反
映させることができる。
同様に、上記第1及び第2遅延時間とほぼ等しいがこれ
よりわずかに短いパルス幅の高レベル信号を出力信号に
反映させることもできる。
以下、添付図面を参照して本発明の実施例について説明
する。
なお、この実施例はトリガ回路の閾値(これは入力信号
の高レベルと低レベルの境界を示す)が低めに設定され
ているものに有効なものである。
第1図には、業界で標準的な多数のTTL回路が図示の
様に接続されている。
トリガ回路11゜12は標準型7474又はそれに相当
するものを用いることが出来る。
アンド反転回路14,15゜16及びオア反転回路17
は標準型7400又はそれに相当するものを用いること
が出来る。
インバータ回路18は標準回路7404又はそれに相当
するものを用いることが出来、シングルショト回路19
は標準回路74121又はそれに相当するものを用いる
ことが出来る。
シングルショット回路19の調時ピンに接続された外部
可変コンデンサ20は、シングルンヨツN9のスイッチ
ング期間を調整する様に設定することが出来る。
パルス状入力信号が入力導体10に印加され、回路の出
力は、トリガ回路11のQ出力に接続された出力導体2
1に現われる。
沢波すべき(グリッチを除くべき)信号が第2図のaに
示されている。
この信号がトリガ11のDに印加され、アンド反転回路
15でトリガ11のQ出力とアンドされる。
条件が充たされると、シングルショット19がオア反転
回路17を介して付勢され、Q出力に負のパルスを発生
する。
シングルショット回路19のQ出力が第2図のbに示さ
れている。
q出力はその反転であり、従って図に示してない。
条件が充たされた時に発生される負のパルスが、トリガ
回路11,12のクロック入力に帰還される。
シングルショット回路19からの負のパルスが終了した
時にDの入力信号がまだ高(正)であれば、トリガ回路
11がオンに転する(第2図のCのグラフを参照)。
トリガ回路11がオンに転すると、出力21が正になる
(第2図のCの最初の正の変化)。
この正の変化は、入力信号の立上りから、シングルショ
ット回路19からのQ出力が負にとどまる時間に等しい
長さの時間だけ遅延している(第2図のa、b及びCの
グラフを参照せよ)。
インバータ回路18からの反転入力信号がトリガ回路1
2のD入力に印加され、アンド反転回路14でトリガ回
路11のQ出力とアンドされる。
従って、入力信号が負になり、トリガ回路11がオン(
Qが高又は正)であると、シングルショット回路19が
オア反転回路17を介して再び始動し、回路19のQ出
力に2番目の負のパルスが発生される。
このパルスがトリガ回路11,12のクロック入力に印
加され、線10の入力信号がまだ低(インバータ回路1
8がある為、トリガ回路12のD入力では高)であれば
、トリガ回路12が、シングルショット回路19からの
負のパルスの終りに、オンに転する。
トリガ回路12のQ出力がトリガ回路11の破算入力に
直結になっているから、この時トリガ回路11がオフに
転する。
トリガ回路11がオフに転すると、・出力線21はトリ
ガ回路11のQ出力に追従して低になる(第2図のC参
照)。
出力線21の出力の低下は、シングルショットの時間に
等しい分だけ、入力の低下から遅延する。
この遅延とトリガ回路11について前に述べた遅延とが
、同じシングルショット回路によって調時されるから、
出力にはパルス幅の歪みが生じない。
入力信号が次に立上る時、シングルショット19が前に
述べた様にして再びトリガされ、アンド反転回路16が
出力を発生し、それがトリガ回路12を破算して、その
回路を前に述べた初期状態に回復する。
次の信号サイクル(2番目の正及び負のパルス、第2図
のa参照)は、夫々ドロップアウト及び雑音スパイクの
形をしたグリッチを含んでいる。
グリッチの存在により入力信号が高レベルから低レベル
へ立下がったとすると、このとき、トリガ回路11のQ
出力は高レベルであり、インバータ回路18からごくわ
ずか遅れて高レベル信号が発生するので、アンド反転回
路14は低レベル信号を出力し、オア反転回路17は高
レベル信号を出力し、これによりシングルショット回路
19はQ出力から高レベル信号を発生し始める。
アンド反転回路16はトリガ回路11から低レベルの百
出力を受けるので、高レベル信号を出力し、トリガ回路
12をクリアしない。
シングルショット回路19のQ出力から高レベル信号が
発生され始めてから((25マイクロ秒)−(インバー
タ回路18による信号遅延時間))経過前に入力信号が
低レベルから高レベルに立上がると、25マイクロ秒経
過してシングルショット回路19のQ出力からトリガ回
路11及び12のクロック端子に高レベル信号が印加さ
れるときには、入力信号は高レベルなのでトリガ回路1
1のQ出力は高レベルのままであり、また一方、トリガ
回路12はインバータ回路18から低レベル信号を受け
るので、そのQ出力は高レベルであり、トリガ回路11
をクリアしない。
よって第1図のp波回路の出力は、高レベルを維持しグ
リッチを除去したものとなる。
シングルショット回路19のQ出力から高レベル信号が
発生され始めてから((25マイクロ秒)(インバータ
回路18による信号遅延時間))乃至(25マイクロ秒
)の間に、入力信号が低レベルから高レベルに立上がる
と、25マイクロ秒経過してシングルショット回路19
の百出力からトリガ回路11及び12のクロック端子に
高レベル信号が印加されるときには、入力信号が高レベ
ルではあるがインバータ回路18の出力も高レベルなの
でトリガ回路12のQ出力は低レベルとなり(第2制御
信号)、トリガ回路11はクリアされ、そのQ出力は低
レベルとなる。
このとき、トリガ回路11のQ出力は高レベルとなり、
入力信号も高レベルなので、アンド反転回路15は低レ
ベル信号を出力し、オア反転回路17は高レベル信号を
出力し、シングルショット回路19のQ出力は再び高レ
ベルとなる。
そして、これより25マイクロ秒後、シングルショット
回路19の百出力からトリガ回路11のクロック端子に
高レベル信号が与えられ、トリガ回路11は高レベルの
入力信号をサンプルし、Q出力を高レベルにする。
このようにして、25マイクロ秒にほとんど等しいがこ
れよりわずかに短いパルス幅の低レベル入力信号を有効
データとして出力信号中に含ませることができる。
第1図の回路構成は、上述のようにトリガ回路11及び
12の閾値が低く設定されている場合に特に有効である
何故なら、このような場合、シングルショット回路19
のQ出力から高レベル信号(第1制御信号)を発生した
ときに立上がりつつある入力信号レベルが最大値と最小
値のちょうど中間の値をとっていても、トリガ回路11
はこの入力信号を高レベル信号と判断してしまうが、若
干遅延した反転入力信号をトリガ回路12に与えれば、
トリガ回路12は入力信号を低レベル信号であると判断
できるので、トリガ回路12から強制的に低レベル信号
を出力させることができるからである。
次に、グリッチの存在により入力信号が低レベルから高
レベルに立上がったとすると、このとき、トリガ回路1
1の4出力は高レベルなので、アンド反転回路15から
高レベル信号が出力され、オア反転回路17から高レベ
ル信号が出力され、これによりシングルショット回路1
9はQ出力から高レベル信号を発生し始める。
従って、アンド反転回路16はその両人力が高レベルな
ので低レベル信号を発生して、トリガ回路12をクリア
し、トリガ回路12のQ出力は高レベルになる。
シングルショット回路19のQ出力から高レベル信号が
発生され始めてから25マイクロ秒経過前に入力信号が
高レベルから低レベルに立下がると、25マイクロ秒経
過してシングルショット回路19のQ出力からトリガ回
路11及び12のクロック端子に高レベル信号が印加さ
れるときには、入力信号は低レベルなので、トリガ回路
11のQ出力は低レベルのままであり、また、トリガ回
路12はインバータ回路18から高レベル信号を受ける
ので、その4出力は低レベルでありトリガ回路11をク
リアするが、トリガ回路11はすでに低レベルなので何
の影響も与えない。
よって、第1図の沢波回路の出力は低レベルを維持しグ
リッチを除去したものとなる。
上述のように、トリガ回路11の閾値は低く設定されて
いるので、シングル7ヨツト回路19の4出力からの高
レベル信号発生開始時に入力信号が最大値から最小値へ
遷移中であってもトリガ回路11が入力信号を高レベル
と判断する確率はかなり高い。
すなわち、例えば、入力信号レベルが最大値と最小値と
のちょうど中間の値をとっていてもトリガ回路11は入
力信号を高レベルと判断する。
従って、閾値が信号の最大値と最小値のちょうど中間の
値をとった場合に持続時間が25マイクロ秒よりわずか
に短いと判断される高レベル信号もトリガ回路11はサ
ンプルできる。
従って、このようす高レベル信号のサンプルのために、
上述のようなインバータ回路の遅れを利用する必要はな
い。
よって第1図にはそのための構成を有していない。
逆にトリガ回路の閾値が高めに設定されている場合には
、上記第1及び第2遅延時間(上記例では25マイクロ
秒)にほとんど等しいがこれよりわずか短い持続時間の
高レベル信号をサンプルするために、インバータ回路の
遅れを利用する必要がある。
このための回路構成は当業者には明らかと思われるので
詳細には説明しないが、要するに、2つのトリガ回路の
クロック端子に制御信号が与えられるときに入力信号を
直接受けるトリガ回路の入力信号に対する判断と、イン
バータ回路を介して入力信号を受けるトリガ回路の入力
信号に対する判断とが相異した場合には、インバータ回
路に接続されているトリガ回路の判断を優先させればよ
い。
なお、コンデンサ20の簡単な調節により、シングルシ
ョット回路19からの負のパルスの幅が変わるが、入力
信号に存在する相異なる雑音状態を埋合わせる様に、こ
れを現場で調節するのは容易である。
【図面の簡単な説明】
第1図はこの発明に従って構成されたグリッチ沢波回路
の回路図、第2図は第1図に示した回路の幾つかの点に
現われる信号を示す一連のグラフである。 10・・・・・・入力線、11,12・・・・・・トリ
ガ回路、19・・・・・・シングルショット回路、21
・・・・・・出力線。

Claims (1)

  1. 【特許請求の範囲】 1 パルス状入力信号の立上り及び立下りからそれぞれ
    同一時間後に第1制御信号を発生するために前記入力信
    号の立上り及び立下りに応働する遅延回路と、 前記第1制御信号を受けたときの前記入力信号のレベル
    が閾値によって分割される2つの範囲のうちの第1の範
    囲にあるときに第1の出力を発生するために前記入力信
    号及び前記第1制御信号に応働する第1トリガ回路と、 前記入力信号を反転させた信号を発生するために前記入
    力信号に応働するインバータ回路と、前記第1制御信号
    を受けたときの前記インバータ回路の出力信号のレベル
    が閾値によって分割される2つの範囲のうちの前記第1
    の範囲にあるときに第2制御信号を発生するために前記
    インバータ回路の出力信号及び前記第1制御信号に応働
    する第2トリガ回路と、 前記第1トリガ回路から強制的に第2の出力を発生させ
    るために前記第2制御信号を前記第1トリガ回路に印加
    する手段と、 前記第2トリガ回路をリセットするために前記第2の出
    力の反転信号及び第1制御信号に応働する手段と、 を具備し、前記第1及び第2の出力をr波出力とするこ
    とを特徴とする沢波回路。
JP53059026A 1977-06-27 1978-05-19 「ろ」波回路 Expired JPS5842656B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US05/809,965 US4105980A (en) 1977-06-27 1977-06-27 Glitch filter circuit

Publications (2)

Publication Number Publication Date
JPS5410655A JPS5410655A (en) 1979-01-26
JPS5842656B2 true JPS5842656B2 (ja) 1983-09-21

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ID=25202620

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Application Number Title Priority Date Filing Date
JP53059026A Expired JPS5842656B2 (ja) 1977-06-27 1978-05-19 「ろ」波回路

Country Status (5)

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US (1) US4105980A (ja)
JP (1) JPS5842656B2 (ja)
DE (1) DE2822359A1 (ja)
FR (1) FR2396460A1 (ja)
GB (1) GB1578114A (ja)

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