JPS6029038A - 逐次比較型ａ／ｄ変換器 - Google Patents
逐次比較型ａ／ｄ変換器Info
- Publication number
- JPS6029038A JPS6029038A JP12402383A JP12402383A JPS6029038A JP S6029038 A JPS6029038 A JP S6029038A JP 12402383 A JP12402383 A JP 12402383A JP 12402383 A JP12402383 A JP 12402383A JP S6029038 A JPS6029038 A JP S6029038A
- Authority
- JP
- Japan
- Prior art keywords
- input voltage
- voltage
- level
- judging
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0602—Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic
- H03M1/0604—Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic at one point, i.e. by adjusting a single reference value, e.g. bias or gain error
- H03M1/0607—Offset or drift compensation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は逐次比較型Ａ ／ Ｄ変換方式に関する。
逐次比較方式のＡ／Ｄ変換器の基本的構成は第１図で表
わされる。本例は４ビット分解能を有すＡ／Ｄ変換器の
ブロック図である。ＶＢ（２）はアナログ入力電圧の許
容最大値であり、Ｄ／Ａ変換器（５）は逐次比較レジス
タ（６）内のＢ３〜Ｂ０の値に応じてＶＲを分割してコ
ンパレータ（４）に連成基準電圧Ｖｒを出方する。この
ときＤ ／ Ａ変換器（５）の出方の最小値はＢ３〜Ｂ
。＝００００のときｏ（ｖ）であり、最大値はＢ、〜Ｂ
。
わされる。本例は４ビット分解能を有すＡ／Ｄ変換器の
ブロック図である。ＶＢ（２）はアナログ入力電圧の許
容最大値であり、Ｄ／Ａ変換器（５）は逐次比較レジス
タ（６）内のＢ３〜Ｂ０の値に応じてＶＲを分割してコ
ンパレータ（４）に連成基準電圧Ｖｒを出方する。この
ときＤ ／ Ａ変換器（５）の出方の最小値はＢ３〜Ｂ
。＝００００のときｏ（ｖ）であり、最大値はＢ、〜Ｂ
。
＝１１１１のとき（１ｓ／１６）ｖ几（Ｖ）である。
逐次比較方式では逐次比較レジスタ（６）内のＢ３〜Ｂ
ｏに１０００をセット後比較動作を開始する。Ｂ３〜Ｂ
ｏが１０００であるとＶ ｒ ＝ １ ／２ＶＲとなり
入力電圧はまづ１ ／ ２ Ｖ ｎと比較される。この
ときｙｘ＊）Ｖｒ ならばレジスタ内のＢ、−Ｂｏを１
１００にセットし、次はＶｒ＝３／４ＶＲ，！：ＶＩＮ
を比較する。逆にＶ ｒ ＝ １ ／ ２ＶＲ時にｖｘ
Ｎ（Ｖｒならばレジスタ内のＢ、〜Ｂ。
ｏに１０００をセット後比較動作を開始する。Ｂ３〜Ｂ
ｏが１０００であるとＶ ｒ ＝ １ ／２ＶＲとなり
入力電圧はまづ１ ／ ２ Ｖ ｎと比較される。この
ときｙｘ＊）Ｖｒ ならばレジスタ内のＢ、−Ｂｏを１
１００にセットし、次はＶｒ＝３／４ＶＲ，！：ＶＩＮ
を比較する。逆にＶ ｒ ＝ １ ／ ２ＶＲ時にｖｘ
Ｎ（Ｖｒならばレジスタ内のＢ、〜Ｂ。
を０１００にセットして、次はＶ ｒ ＝ １ ／ ４
Ｖ ＲとｖｘＮを比較する。このようにして最上位ビ
ットＢ、から順次１ビツトづつ比較０判定し、最終的に
全ビットＢ、〜Ｂ １１ を決定して入力電圧ＶＸＮの
Ａ ／ Ｄ変換を完了する。逐次比較方式は以上のよう
な動作によりＡ ／ Ｄ変換を行うのであるが、コンパ
レータ部をＭＯＳ）ランジスタ等で構成した場合に次の
様な問題を生じる。
Ｖ ＲとｖｘＮを比較する。このようにして最上位ビ
ットＢ、から順次１ビツトづつ比較０判定し、最終的に
全ビットＢ、〜Ｂ １１ を決定して入力電圧ＶＸＮの
Ａ ／ Ｄ変換を完了する。逐次比較方式は以上のよう
な動作によりＡ ／ Ｄ変換を行うのであるが、コンパ
レータ部をＭＯＳ）ランジスタ等で構成した場合に次の
様な問題を生じる。
つまり第２図に示される型のコンパレータはＰ−Ｍ Ｏ
８、Ｎ−Ｍ Ｏ８を相補的に使用したアナログスイッチ
（１２）＃（１３）＃（１４）＃容量Ｃｏ（１６）及び
０Ｍ０Ｂインバータ（１５）を用いて構成され次の様に
動作する。〔１〕チヤ一ジ信号０ＨＧ（８）を”Ｈ”レ
ベルにしてアナログスイッチＡ（１２）をＯＮさせ、か
つ入力電圧選択信号ＯＷＩＮ （９）を“Ｈ”レベルに
してアナログスイッチＢ（１３）をＯＮさせる。このと
き容１ｔｏ（１６）は入力電圧ＶＩＮとＮＡ点（１７）
の電圧の差でチャージされる。このＮＡ点（１７）の電
圧はインバータ（１５）がアナログスイッチＡ（１２）
によって短絡されているために、インバータ（１５）の
しきい値電圧Ｖ ＴＨＬになっている。ゆえに容ｆｌｅ
ａ （１６）に蓄えられた電荷量はＱ、 ＝Ｏ（ＶＴ＋
ｎ、−ｖＩＮ） ［り−ｏ＞］になる。ここでＣは容量
ｃ０の容量（ｌであるｏ （２）チ＋−ジ信号０ＨＧ（
８）を’ Ｌ ＃ レベルにし、アナログスイッチＡ（
１２）をＯＦＦさせかつ入力電圧選択信号ＯＩＮ （９
）も′″Ｌ”レベルにしてアナログスイッチＢ（１３）
を。′ＰＩＩ′させる。そして基準電圧選択信号ＯＶｒ
を＠Ｌ＃から６Ｈ”レベルにして容ｎｏ。のＮＢ点（１
８〕に逐次基準電圧Ｖｒを印加する。このとき容量Ｃｏ
（１６）に蓄えられている電荷はＮＡ点（１７）の電圧
をＶｘとするとＱｌ ”Ｏ（Ｖａ’−ｖｒ）〔クーロン
〕となりこれよりＮＡ点（１７）の電圧Ｖｘは ■３：： ＶＴ）ＩＬ −ＶＩＮ 十Ｖｒとなる。ここ
で具体例として電源電圧ｙｎｎ＝＝３．０〔Ｖ〕、逐次
基準電圧Ｖｒ＝１．５（Ｖ） ｌ、きい値電圧ＶＴＨＬ
＝ １．４ （’Ｖ ） ｅそしてアナログ入力電圧
ｖｔＮ＝ｓ、ｏ〔ｖ 、ｌとするとＶｘ＝−０，１７に
なる。この場合第３図の様にＮ ａｈ 側のドレイン（
２４）（７）電位がＰ″″″サブ３）（７）電位ｏ（ｖ
〕よりも低いために基板−ドレイン間が順方向となり容
量０゜（１６）に蓄えられた電荷はＮＡ点（１７）の電
位が０〔Ｖ〕になるまで逃げてしまう。逆にｖｘが電源
電圧Ｘ０（Ｖ）を越えた時には第３図のＰｃｈ側ドレイ
ン（２２）とＮ″″″サブ２）が順方向となり同様のこ
とが生じる。第２図のコンパレータは構成が簡単である
という利点はあるがインバータ（１５）のしきい値電圧
かＭＯＳ）ランジスタのプロセス条件により大きくバラ
ツクために ＶＴＨＬ ＝ （０，５±０．２ ） Ｖ
ＤＤ （Ｖ）従来はＡ ／ Ｄ変換範囲を狭くして対処
するしがなかった。つまり１１点（１７）の電圧’Ｉ７
ｘは電荷漏れを生じないためには０ （Ｖ ｘ （Ｖ
ＤＤでなければならないので、これより逐次基準電圧Ｖ
ｒのとり得る範囲は ＶＩＮ−ＶｖＨｚ（Ｖｒ（Ｖ ＤＤ＋’１Ｎ−ＶＴＨＩ
。
８、Ｎ−Ｍ Ｏ８を相補的に使用したアナログスイッチ
（１２）＃（１３）＃（１４）＃容量Ｃｏ（１６）及び
０Ｍ０Ｂインバータ（１５）を用いて構成され次の様に
動作する。〔１〕チヤ一ジ信号０ＨＧ（８）を”Ｈ”レ
ベルにしてアナログスイッチＡ（１２）をＯＮさせ、か
つ入力電圧選択信号ＯＷＩＮ （９）を“Ｈ”レベルに
してアナログスイッチＢ（１３）をＯＮさせる。このと
き容１ｔｏ（１６）は入力電圧ＶＩＮとＮＡ点（１７）
の電圧の差でチャージされる。このＮＡ点（１７）の電
圧はインバータ（１５）がアナログスイッチＡ（１２）
によって短絡されているために、インバータ（１５）の
しきい値電圧Ｖ ＴＨＬになっている。ゆえに容ｆｌｅ
ａ （１６）に蓄えられた電荷量はＱ、 ＝Ｏ（ＶＴ＋
ｎ、−ｖＩＮ） ［り−ｏ＞］になる。ここでＣは容量
ｃ０の容量（ｌであるｏ （２）チ＋−ジ信号０ＨＧ（
８）を’ Ｌ ＃ レベルにし、アナログスイッチＡ（
１２）をＯＦＦさせかつ入力電圧選択信号ＯＩＮ （９
）も′″Ｌ”レベルにしてアナログスイッチＢ（１３）
を。′ＰＩＩ′させる。そして基準電圧選択信号ＯＶｒ
を＠Ｌ＃から６Ｈ”レベルにして容ｎｏ。のＮＢ点（１
８〕に逐次基準電圧Ｖｒを印加する。このとき容量Ｃｏ
（１６）に蓄えられている電荷はＮＡ点（１７）の電圧
をＶｘとするとＱｌ ”Ｏ（Ｖａ’−ｖｒ）〔クーロン
〕となりこれよりＮＡ点（１７）の電圧Ｖｘは ■３：： ＶＴ）ＩＬ −ＶＩＮ 十Ｖｒとなる。ここ
で具体例として電源電圧ｙｎｎ＝＝３．０〔Ｖ〕、逐次
基準電圧Ｖｒ＝１．５（Ｖ） ｌ、きい値電圧ＶＴＨＬ
＝ １．４ （’Ｖ ） ｅそしてアナログ入力電圧
ｖｔＮ＝ｓ、ｏ〔ｖ 、ｌとするとＶｘ＝−０，１７に
なる。この場合第３図の様にＮ ａｈ 側のドレイン（
２４）（７）電位がＰ″″″サブ３）（７）電位ｏ（ｖ
〕よりも低いために基板−ドレイン間が順方向となり容
量０゜（１６）に蓄えられた電荷はＮＡ点（１７）の電
位が０〔Ｖ〕になるまで逃げてしまう。逆にｖｘが電源
電圧Ｘ０（Ｖ）を越えた時には第３図のＰｃｈ側ドレイ
ン（２２）とＮ″″″サブ２）が順方向となり同様のこ
とが生じる。第２図のコンパレータは構成が簡単である
という利点はあるがインバータ（１５）のしきい値電圧
かＭＯＳ）ランジスタのプロセス条件により大きくバラ
ツクために ＶＴＨＬ ＝ （０，５±０．２ ） Ｖ
ＤＤ （Ｖ）従来はＡ ／ Ｄ変換範囲を狭くして対処
するしがなかった。つまり１１点（１７）の電圧’Ｉ７
ｘは電荷漏れを生じないためには０ （Ｖ ｘ （Ｖ
ＤＤでなければならないので、これより逐次基準電圧Ｖ
ｒのとり得る範囲は ＶＩＮ−ＶｖＨｚ（Ｖｒ（Ｖ ＤＤ＋’１Ｎ−ＶＴＨＩ
。
でなければならない。逐次変換では最初にＶｒ＝１ ／
２ ｖ ａであり、入力電圧ｙｚＮ＝０（Ｖ）インバ
ータのしきい値電圧ＶＴＨＬ ＝ （０，５＋ ０．２
）ＶＤＤ のときに入力許容最大電圧ＶＲのリミット
が決まり、次の式で表わされる。
２ ｖ ａであり、入力電圧ｙｚＮ＝０（Ｖ）インバ
ータのしきい値電圧ＶＴＨＬ ＝ （０，５＋ ０．２
）ＶＤＤ のときに入力許容最大電圧ＶＲのリミット
が決まり、次の式で表わされる。
ＶＢ（２（１−０，７）ＶＤＤ＝０．６ＶＤＤ以上のこ
とから従来の方法による逐次変換方式ではインバータ（
１５）のしきい値電圧のバラツキのためにＡ ／ Ｄ変
換できる電圧範囲が大きく制限されるという欠点は明ら
かである。
とから従来の方法による逐次変換方式ではインバータ（
１５）のしきい値電圧のバラツキのためにＡ ／ Ｄ変
換できる電圧範囲が大きく制限されるという欠点は明ら
かである。
本発明はかかる欠点を除去したものである。
本発明の目的は前記逐次比較型Ａ ／ Ｄ変換器におい
て第２図のコンパレータで最上位のビット判定を行った
後で再び少なくとも１回入力電圧を客足Ｃ８に蓄積して
、前記最上位ビット判定時に漏れた電荷を補うことによ
り、広範囲なＡ ／ Ｄ変換範囲と高い変換精度を容易
に提供するものである以下実施例に基づいて本発明の詳
細な説明する第４図は比較のために示した従来方法によ
る４ビット逐次Ａ ／ Ｄ変換器のタイミングチャート
である。第５図は本発明による再チャージが１回のもの
のタイミングチャートである。第５図、第６図の上部の
数字はそれぞれステップの数を示しており従来方法では
５ステツプで終了し、本発明では６ステツプで終了して
いる。図中の※印は各々誤動作防止のための遅れ時間で
ある。以下第５図の本発明によるタイミングチャートに
従って説明を進める。
て第２図のコンパレータで最上位のビット判定を行った
後で再び少なくとも１回入力電圧を客足Ｃ８に蓄積して
、前記最上位ビット判定時に漏れた電荷を補うことによ
り、広範囲なＡ ／ Ｄ変換範囲と高い変換精度を容易
に提供するものである以下実施例に基づいて本発明の詳
細な説明する第４図は比較のために示した従来方法によ
る４ビット逐次Ａ ／ Ｄ変換器のタイミングチャート
である。第５図は本発明による再チャージが１回のもの
のタイミングチャートである。第５図、第６図の上部の
数字はそれぞれステップの数を示しており従来方法では
５ステツプで終了し、本発明では６ステツプで終了して
いる。図中の※印は各々誤動作防止のための遅れ時間で
ある。以下第５図の本発明によるタイミングチャートに
従って説明を進める。
（１）ＢＴＩＰｌは従来の方法と同じであるので（Ａ）
最上位ビットが“１＃と判定されたときはレジスタのデ
ータは１１００となり次の逐次基準電圧Ｖｒは３／４Ｖ
Ｂとなる。（Ｂ）最上位ビットが＠０＃と判定されたと
きはレジスタのデータは０１００となり次の逐次基準電
圧Ｖｒは１／４ＶＲとなる。（２）ＳＴＦ！ＰＩは再チ
ャージの期間であり容ｉａＯ（１６’）は再び入力電圧
ＶＩＮ（１）でチャージされる。（３）８Ｔ１１’、３
は最上位から２番目のビットＢ２の判定が行なわれる期
間である。この１３ＴＥＰは本発明のポイントとなる所
であるので以下計算式により詳しく説明する。
最上位ビットが“１＃と判定されたときはレジスタのデ
ータは１１００となり次の逐次基準電圧Ｖｒは３／４Ｖ
Ｂとなる。（Ｂ）最上位ビットが＠０＃と判定されたと
きはレジスタのデータは０１００となり次の逐次基準電
圧Ｖｒは１／４ＶＲとなる。（２）ＳＴＦ！ＰＩは再チ
ャージの期間であり容ｉａＯ（１６’）は再び入力電圧
ＶＩＮ（１）でチャージされる。（３）８Ｔ１１’、３
は最上位から２番目のビットＢ２の判定が行なわれる期
間である。この１３ＴＥＰは本発明のポイントとなる所
であるので以下計算式により詳しく説明する。
（Ａ）最上位ビットが１Ｈのときは逐次基準電圧Ｖ ｒ
＝ ３／ ４ Ｖ ｎであるので前述の式より入力許
容電圧の上限は以下の式で表わされる。
＝ ３／ ４ Ｖ ｎであるので前述の式より入力許
容電圧の上限は以下の式で表わされる。
Ｖ Ｒ＜Ｖｌ）Ｄ ＋ １／ ２ ＶＲ−０，７ＶＤＤ
Ｖ Ｒ＜４ （１−０，７） ＶＤＤ ここで入力電圧の範囲は１ ／ ２ Ｖ ｎ −Ｖ ａ
までであることが分かっているため最小値の１／ ２
Ｖ Ｒとしている。この式から明らかな様に入力電圧が
０〜ＶＤＤ までなら電荷漏れによる誤差は全く生じな
い。
Ｖ Ｒ＜４ （１−０，７） ＶＤＤ ここで入力電圧の範囲は１ ／ ２ Ｖ ｎ −Ｖ ａ
までであることが分かっているため最小値の１／ ２
Ｖ Ｒとしている。この式から明らかな様に入力電圧が
０〜ＶＤＤ までなら電荷漏れによる誤差は全く生じな
い。
（Ｂ）最上位ビットが′０”のときも同様に計算ができ
るので結果のみ記すとＶ Ｒ（４（１−０，、，７）Ｖ
ＤＤ となり、これは（Ａ）の場合と同一である。
るので結果のみ記すとＶ Ｒ（４（１−０，、，７）Ｖ
ＤＤ となり、これは（Ａ）の場合と同一である。
（４）ｓｒｘｐｓ及びβＴ］ＩＩＰ６は第４図の８ＴＢ
Ｐ４及び８ＴＩｌｉＰ５と同一の手順であるが、入力電
圧範囲が本発明の第５図の方が大きく上回っているので
電荷漏れによる誤差は無い。また実施例としては再チャ
ージが１回のものを扱ったが、インバータのしきい値電
圧ｖＴＨＬ が更に大きくバラツク場合にはチャージ回
数を増すことにより電荷漏れによる誤差を容易になくす
ことが可能である。
Ｐ４及び８ＴＩｌｉＰ５と同一の手順であるが、入力電
圧範囲が本発明の第５図の方が大きく上回っているので
電荷漏れによる誤差は無い。また実施例としては再チャ
ージが１回のものを扱ったが、インバータのしきい値電
圧ｖＴＨＬ が更に大きくバラツク場合にはチャージ回
数を増すことにより電荷漏れによる誤差を容易になくす
ことが可能である。
以上述べたように本発明は入力電圧を容量に蓄積後最上
位のビットの判定を行いへ次に比較する逐次基準電圧Ｖ
ｒを決定し、再び入力電圧を容量に蓄積後前記逐次基準
電圧と比較することによって電荷漏れによる誤差を無く
している。また本実施例によるならばＡ ／ Ｄ変換に
要する５ＴＥＰ数は従来の方法に比べてＩＢＴＫＰ余分
にかかるだけであり、入力電圧の許容値を電源電圧まで
広くとれる長所も考慮すれば本発明が精度、スピード共
に優れた変換方式であることは明らかである。
位のビットの判定を行いへ次に比較する逐次基準電圧Ｖ
ｒを決定し、再び入力電圧を容量に蓄積後前記逐次基準
電圧と比較することによって電荷漏れによる誤差を無く
している。また本実施例によるならばＡ ／ Ｄ変換に
要する５ＴＥＰ数は従来の方法に比べてＩＢＴＫＰ余分
にかかるだけであり、入力電圧の許容値を電源電圧まで
広くとれる長所も考慮すれば本発明が精度、スピード共
に優れた変換方式であることは明らかである。
更に本発明は従来方式の動作タイミングを一部変更すれ
ば実現可能であるので本発明によるハード構成の増加は
わづかなものである等優れた効果を持つ。
ば実現可能であるので本発明によるハード構成の増加は
わづかなものである等優れた効果を持つ。
本発明では比較器に０Ｍ０Ｂを使用したものを具体例と
して上げたが、これは電荷漏れが起こり得る素子であれ
ば０ＭＯ８に限らず、ＭＯｓ素子でもバイポーラ素子で
あっても対応が可能である
して上げたが、これは電荷漏れが起こり得る素子であれ
ば０ＭＯ８に限らず、ＭＯｓ素子でもバイポーラ素子で
あっても対応が可能である
第１図は逐次変換方式の概念図。第２図は第１図の中の
比較器の具体例を示す図。第３図は第２図のＮＡ点（１
７）部分のドレイン側断面図。第４図は従来方式による
動作のタイミングチャート。第５図は本発明による動作
のタイミングチャートである。 １・・・・・・アナログ入力電圧Ｖ ｘＮ２・・・・・
・最大許容入力電圧Ｖｎ ３・・・・・・逐次基準電圧Ｖｒ ４・・・・・・比較器 ５・・・・・・Ｄ ／ Ａ変換器 ６・・・・・・逐次比較レジスタ Ｂ−Ｂｏ ・・・・・・逐次比較レジスタ内のデータ魯 ７・・・・・・比較器の出力 ８・・・・・・チャージ信号ＣＩ（Ｇ ９・・・・・・入力電圧選択信号ＯＶ ＸＮ１０・・・
基準電圧選択信号 １１・・・制御信号用インノ々−タ １２・・・アナログスイッチＡ １３・・・７ ナログスイッチＢ １４・・・アナログスイッチＯ １５・・・比較器用インノ々−タ １６・・・容量ＣＱ １７−１人点 １日・・・ＮＢ点 １９・・・アルミ膜 ２０・・・酸化膜 ２１・・・Ｎ−ザブ ２２・・・Ｐ＋ ドレイン ２６・・・Ｐ−サブ ２４・・・Ｎ ドレイン ２５・・・電源ＶＤＤ ２６・・・接地ＶＳＳ 第４図、第５図中の※印は遅れ時間を示す。また前記図
中の１ｓＴＫＰ〜６ＳＴＥＰはそれぞれＡ ／ Ｄ変換
の動作手順を表わしている。 以 上 出願人 株式会社諏訪精工舎 代理人 弁理士 最上 務 鰻Ｚ 図 集う図 易４図 や、！ｉ目
比較器の具体例を示す図。第３図は第２図のＮＡ点（１
７）部分のドレイン側断面図。第４図は従来方式による
動作のタイミングチャート。第５図は本発明による動作
のタイミングチャートである。 １・・・・・・アナログ入力電圧Ｖ ｘＮ２・・・・・
・最大許容入力電圧Ｖｎ ３・・・・・・逐次基準電圧Ｖｒ ４・・・・・・比較器 ５・・・・・・Ｄ ／ Ａ変換器 ６・・・・・・逐次比較レジスタ Ｂ−Ｂｏ ・・・・・・逐次比較レジスタ内のデータ魯 ７・・・・・・比較器の出力 ８・・・・・・チャージ信号ＣＩ（Ｇ ９・・・・・・入力電圧選択信号ＯＶ ＸＮ１０・・・
基準電圧選択信号 １１・・・制御信号用インノ々−タ １２・・・アナログスイッチＡ １３・・・７ ナログスイッチＢ １４・・・アナログスイッチＯ １５・・・比較器用インノ々−タ １６・・・容量ＣＱ １７−１人点 １日・・・ＮＢ点 １９・・・アルミ膜 ２０・・・酸化膜 ２１・・・Ｎ−ザブ ２２・・・Ｐ＋ ドレイン ２６・・・Ｐ−サブ ２４・・・Ｎ ドレイン ２５・・・電源ＶＤＤ ２６・・・接地ＶＳＳ 第４図、第５図中の※印は遅れ時間を示す。また前記図
中の１ｓＴＫＰ〜６ＳＴＥＰはそれぞれＡ ／ Ｄ変換
の動作手順を表わしている。 以 上 出願人 株式会社諏訪精工舎 代理人 弁理士 最上 務 鰻Ｚ 図 集う図 易４図 や、！ｉ目
Claims (1)
- 【特許請求の範囲】 アナログ入力電圧を一方の端子の電圧を固定した容量の
他方の端子に加えて、前記アナログ入力電圧を前記容量
に蓄積し、次に前記容量の一方の端子を開放し、他方の
端子に逐次比較レジスタ内のデータをＤ／Ａ変換した逐
次比較基準電圧を印加することにより、前記容量の一方
の端子にアナログ入力電圧と逐次比較基準電圧に応じた
電位を発生せしめ、前記容量の一方の端子の前記固定さ
れた電圧との比較によってＨ〔ハイ〕出力あるいはＬ（
ロー）出力を生じる比較器を有した逐次比較型Ａ ／
Ｄ変換方式において、前記アナログ入力電圧を前記容量
に蓄積後、前記逐次比較レジスタの最上位ビットを°′
１”にセットして比較を行い、次に最下位ビットの比較
までに少なくとも１回前記アナログ入力電圧を前記容量
に蓄積することを特徴とする逐次比較型Ａ ／ Ｄ変換
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12402383A JPS6029038A (ja) | 1983-07-07 | 1983-07-07 | 逐次比較型ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12402383A JPS6029038A (ja) | 1983-07-07 | 1983-07-07 | 逐次比較型ａ／ｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6029038A true JPS6029038A (ja) | 1985-02-14 |
Family
ID=14875116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12402383A Pending JPS6029038A (ja) | 1983-07-07 | 1983-07-07 | 逐次比較型ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6029038A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6291022A (ja) * | 1985-10-01 | 1987-04-25 | ゼネラル・エレクトリック・カンパニイ | Ａ／ｄ変換器用クロック整形回路 |
| JPS6413819A (en) * | 1987-07-08 | 1989-01-18 | Toshiba Corp | Consecutive comparison type ad converter |
-
1983
- 1983-07-07 JP JP12402383A patent/JPS6029038A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6291022A (ja) * | 1985-10-01 | 1987-04-25 | ゼネラル・エレクトリック・カンパニイ | Ａ／ｄ変換器用クロック整形回路 |
| JPH0343810B2 (ja) * | 1985-10-01 | 1991-07-03 | Gen Electric | |
| JPS6413819A (en) * | 1987-07-08 | 1989-01-18 | Toshiba Corp | Consecutive comparison type ad converter |
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