KR910001052B1

KR910001052B1 - 클럭 성형 회로

Info

Publication number: KR910001052B1
Application number: KR1019860008190A
Authority: KR
Inventors: 고든 프랜시스 딩윌 앤드류
Original assignee: 알 씨 에이 코오포레이숀; 글렌 에이취. 브루스틀
Priority date: 1985-10-01
Filing date: 1986-09-30
Publication date: 1991-02-21
Also published as: HK105694A; GB2181315B; JPH0343810B2; GB8623541D0; KR870004577A; DE3633310A1; DE3633310C2; US4633222A; GB2181315A; JPS6291022A

Abstract

내용 없음.

Description

클럭 성형 회로

제1a도는 본 발명에 따라 동작되는 아날로그-디지탈(A/D) 변환기의 비교기 회로 부분에 대한 개략도.

제1b도는 본 발명에 따라 제1a도 회로에 가해진 비대칭 클럭 신호의 파형도.

제2도는 대칭 및 비대칭 샘플링 펄스에 응답에 따르는 통상의 아날로그-디지탈(A/D) 변환기의 에러응답을 주파수 함수로서 나타낸 도면.

제3도는 제2도 곡선 C의 개선된 결과를 발생시키도록 제1도의 A/D 변환기에 인가된 샘플링 펄스폭 Ts의 변화를 주파수 함수로서 나타낸 도면.

제4도는 본 발명을 구현한 클럭 성형회로의 개략도.

제5a도 내지 제5e도는 제4도 회로의 여러 포인트 즉, 다른 주파수에서 발생된 신호의 파형도.

* 도면의 주요부분에 대한 부호의 설명

9 : 기준 전압원 11 : 입력 신호원

104 : 래치 106 : 디포우더/인로우더

본 발명은 넓은 주파수 범위에 있는 주파수의 인입 클럭신호로부터 인출된 샘플링 클럭신호의 충격계수를 제어하기 위한 회로에 관한 것이다.

클럭 신호에 응답하는 시스템은 때때로 각 클럭 사이클의 모든 위상에서 동작될 필요가 있다. 즉, 클럭 신호가 양의 값(하이)일때 뿐만 아니라 음의 값(로우)일때도 동작되어야 한다. 이러한 시스템의 예로서 아날로그-디지탈(A/D) 변환기를 들 수 있다. 전형적으로 A/D 변환기에 있어서, 미지의 아날로그 입력 전압은 각 클럭 사이클의 제1위상(즉, 샘플 위상 또는 기간)동안 "샘플"된다. 이어서 이 "샘플"된 신호가 기준전압에 비교되고 각 클럭 사이클의 제2위상(즉, 변환위상 또는 기간)동안 디지탈 신호로 변환된다. 변환 위상 동안 많은 다른(-하우스 키핑(house keeping)") 태스크(task)가 또한 수행되어야만 한다. 이러한 하우스 스키핑 테스포에는 그 다음의 샘플링 위상에 응답하기 위한 시스템 준비가 포함될 수도 있다.

종래의 기술에 의한 회로에 있어서는, (구형파 또는 사인파) 클럭 신호를 A/D 변환기에 인가하는 것이 전형적이다. 이 클럭 신호의 주파수는 스펙트럼 내의 어느 지금에 있을 수도 있으나, 샘플링 기간 T_S대 변환(처리 및 하우스 키핑)기간 T_C의 비율은 고정된다. 이 고정비율은 샘플링 기간 T_S가 변환기간 T_C와 같은 대칭 클럭 신호를 사용하여 유도될 수 있는데, 상기 클럭 신호는 변환기의 클럭 입력에 바로 인가된다. 또한 A/D변환기에 사용할 수 있도록 서로 다른 길이를 갖는 T_C및 T_S를 나타내는 신호를 취할 목적으로 클럭 스큐우잉 수단에 클럭신호를 인가하는 것이 알려졌다. 이러한 클럭 스큐우잉 수단은 보통 단일의 소정 주파수를 갖는 클럭신호에 응답하게 된다.

시스템에 인가된 입력 클럭의 주파수 f는 일반적으로 사용자에 의해 선택되며 넓은 범위에 걸쳐서 변화되는 것이 관찰되었다. 본 출원인은 미지의 입력전압을 샘플링 하도록 A/D 변환기에 고정 비율 T_S/T_C파형 클럭신호를 인가하는 것이 클럭신호 주파수 스펙트럼의 큰 부분에 대해서는 최적이 아니라는 것을 알았다. 또한, 본 출원인은 (a) 높은 주파수에서는 각 사이클 동안 기능을 수행하는데 사용 가능한 시간 간격(T=1/f)이 감소하며, (b)이 감소된 시간 간격은 중요한 에러없이 어떤 필요한 기능을 수행하는 데에는 불충분하다는 것을 주시했으며, 낮은 클럭 주파수에서는 상기와 대응하게 더 긴 시간간격에 의해서 외부의 잡음 펄스가 시스템에 영향을 주는 것과 상기 클럭 스큐우잉 수단이 특정 클럭신호 주파수에서 기능을 하게 된다는 것을 주시했다.

상술된 문제들은 제2도에 도시되는데 도면에서 곡선 A와 B는 주파수 f의 대칭(구형)파 샘플링 신호로서 동작되는 전형적인 A/D 변환기의 에러 레벨을 나타내며, 클럭 신호의 단일 사이클의 각각의 샘플링 및 변환기간은 1/2f과 같다. 이와 대조적으로, 제2도의 곡선 c는 제3도의 곡선 세그먼트 A,B,C에 의해 정의된 비대칭 샘플링 기간(T_s)에 의해 본 발명에 따라 동작되는 경우의 상기 A/D 변환기의 에러 레벨을 표시한다.

T_s가 실질상 Tc와 같은 대칭 클럭 신호에 의한 저 및 고 클럭 주파수에서 변환기의 동작에는 중대한 제한이 수반된다. 이러한 제한들의 일부를 이하에 기술한다.

A/D 변환기는 보통 샘플링 위상 동안 미지의 입력전압이 가해지는 입력을 가진 비교기를 포함한다. 본 출원인은 저클럭 주파수에서는, 샘플링 기간이 입력전압 진폭의 과도한 변동을 수용하리 만큼 충분히 넓다면, 샘플링 이전에 토글 포인트까지 정상적으로 구동되는 비교기는 포화상태로 구동된 다음 그 포화 상태에서 이전으로 복원되는 성향을 갖는다는 것을 인식했다. 특히, 몇개의 종속단들로 구성되는 비교기는 이 모든 변동을 따라가지 못할 수도 있다 결국 대칭 동작의 경우, 제2도의 곡선 A에서 볼 수 있듯이 저 주파수에서 에러 레벨이 증가한다.

이러한 이유 때문에 본 발명은 구현한 회로에 있어서 샘플링 기간은 측정된 미지의 입력 전압의 값을 전확히 감지하고 얻기에 필요치는 최소 시간(T_Sm)보다 지나치게 더 길지 않은 고정 값 T_S1로 제3도의 곡선 세그먼트 A에 의해 도시된 바와 같이 OHz와 F_B1사이의 저 주파수에서 제한된다.

본 출원인은 상기 사실파 더불어 상기 변환기간 동안 수행되는 기능들의 수와 형태에 따른 중간 및 고(하이)클럭 주파수 영역에서, 대칭 즉, 구형 샘플링 신호를 A/D 변환기로 인가함에 의해(샘플링 기간과 변환기 간이 같음) 제2도의 곡선 B에서 도시된 바와 같이 주파수의 함수로서 에러 응답이 발생한다는 것을 인식했다.

더불어서, 본 출원인은 변환기간 T_C가 어떤 최소값 T_CM이하로 감소한다면, 에러 레벨은 비교적 급격하게 증가한다는 것과, 한편 어떤 최소값 T_SM이하로 샘플링 기간 T_S를 제어하여 감소시키는 것이 에러 레벨을 급격히 증가케 하지는 못한다는 것을 알았다.

본 출원인의 발명은 1) A/D 변환기의 동작은 비대칭 클럭 신호를 인가하고, 소요 샘플링 기간에서 변환기간에 중점을 둠에 의해 개선된다는 것들 인식할 것, 2) 비대칭 신호를 발생하기 위한 클럭 성형회로 및 3) 상기 클럭 성형회로가 발생된 비대칭 샘플링 및 변환기간에 사용되는 A/D 변환기에 고 특성이 내재한다.

본 발명을 구현한 클럭 성형회로는 T_S/(T_S+T_C)로 표현된 충격계수를 갖는 비대칭 샘플링 클럭 신호 CL_S를 그것의 출력에서 산출하도록 인입 클럭신호의 주파수에 응답하는 클럭 스큐우잉 수단을 포함하는데, 상기 충격계수는 인입 클럭신호 주파수가 증가함에 따라서 감소한단. 샘플링 클럭 신호 CL_S의 T_S와 관련하여 충격계수가 감소하기 때문에, 이와 대응하는 변환,및 기준신호 CL_R의 충격계수는 인입 클럭신호 주파수의 증가에 따라서 증가한다.

특히, 본 발명을 구현한 회로는 각 사이클의 샘플링 기간 T_S를 포함하는 비대칭 샘플링 클럭신호(CL_S)를 산출하도록 인입 클럭 신호 CL_I의 주파수 f에 응답하는 클럭 스큐우잉 수단을 포함하는데, 상기 샘플링 기간 T_S는 (a) 제1브레이크 주파수 F_B1이하의 CL_I의 모든 주파수에 대해 1/(2F_B1)보다 작은 T_S1의 값에 고정되고,(b) F_B1위에서 연장되는 CL_I의 주파수에 대하여 1/(2.f)에서 어떤 소정의 값을 차감하는 것에 따라서 변하도록 된다.

본 발명의 A/D 변환기 실시예는 상기 제1브레이크 주파수 F_B1이상에 있는 제2브레이크 주파수 F_B2이상의 주파수에서 T_CM과거의 동일한 T_C및 T_S=T-T_CM을 유지하는 성질을 갖는 샘플링 및 변환 클럭신호를 산출하도록 인입 클럭신호의 주파수에 응답하는 클럭 스큐우잉 수단이 포함된다. 예를들자면, 본 발명의 회로를 구현한 A/D 변환기는 제2도의 곡선 C로서 표현된 개선된 성능을 발현하기 위해 T_C가 [T-T_S]와 같은 제3도의 각 곡선 세그먼트 A,B,C에 따라서 변화하는 샘플링 기간[T_S]에 따라서 동작된다.

이하 본 발명을 첨부도면과 관련한 양호한 실시예에 의해 보다 상세히 설명한다.

이하의 설명에 있어서, 인입 클럭신호 CL_I는 제5도에서 보여지는 바와 같이 대칭으로 가정되며, 제4도에 도시된 바와 각이 샘플링 기간의 길이를 결정하는 클럭신호 CL_S를 샘플링하는 비대칭 신호를 산출하도록 클럭 성형회로에 인가된다. CL_I가 포지티브 하이레벨에 있는 동안 시간(지속기간)은 T_H로서 확인되며 CL_I가 네가티브 로우레밸에 있는 동안 시간(지속기간)은 T_L로서 확인된다. CL_I의 완전한 한 사이클의 주기 T는 T_H+T_L과 동일한 1/f이며 여기서 f는 인입 클럭 CL_I의 주파수이다. CL_S(CL_I로부터 유도됨)가 포지티브 하이레벨에 있는 동안 시간(지속시간)은 T_S(신호 샘플기간)로서 확인되며 CL_S가 네가티브 로우 레벨에 있는 동안 시간은 T_C(신호 변환기간)로서 확인된다. CL_S의 완전한 한 사이클의 주기 T는 CL_H의 주기와 같다. 그러므로 상기 설명을 통해서 t=T_S+T_C임을 알 수 있다.

CL_I의 충격계수(D)는 포지티브 기간(T_S)의 지속기간대 전체 클럭주기(T)의 비율로서 임의적으로 정의된다. 본 발명을 구현한 A/D 변환기 회로에 있어서, T_S는 1/(2.f) 이하로 되어 50% 이하의 충격계수를 가진다.

상기 본 발명의 상세한 설명에 이어서, 우선 A/D 변환기옌 구성된 전형적인 비교기 회로의 동작을 살펴보고 문제점을 검토한 다음 상기 동작을 개선하는데 필요한 조건들을 고찰해본다.

A/D 변환기의 비교기 부분의 일부가 도시된 제1a도 회로는 진폭 V_REF의 기준전압 원(9)를 커패시터 C₁의 "입력"측(플레이트 X)에 선택적으로 결합시키기 위하여 클럭신호 CL_R및

에 의해 온 및 오프되는 상보형(complementary) 전송 게이트 TG₁을 포함한다. 클럭신호 CL_S및 CL_S에 의해 온 및 오프되는 상보형 전송 게이트 TG₃은 샘플화 될 입력신호 V_IN원(11)을 C₁의 입력측에 선택적으로 결합시키는데 사용된다. C₁의 출력측(즉, 플레이트 7)이 마디 1에서 인버어터 I101의 입력에 접속된다. 인버어터 I101은 상보형 도전형의 두개의 절연게이트 전계 효과 트랜지스터(IGFET) P₁₁및 N₁₁을 포함하는데, 이 트랜지스터들은 V_DD및 접지에 접속된 소오스 전극, 인버어터 입력마디 1에 접속된 게이트 전극 및 인버어터 출력마디 2에 접속된 드레인을 각기 가지며, 전송 게이트 TG2l은 마디 1과 2사이에 접속된다. TG21이 이네이블될때, 인버어트 I101의 입력 및 출력은 로우 임피이던스 경로를 거쳐서 접속되어 동 전위로 구동된다. 그러면 인버어트 I101은 "토글"포인트까지 구동되며, 이 때문에 이 인버어트 I101은 자동으로 제로가 되는 것으로 볼 수 있다. 상기 인버어터 I101의 출력 커패시터 C2를 거쳐서 상보형 IGPET P21 및 N21로 군성되는 인버어터 I102의 입력에 결합되며, 상기 IGFET P21 및 N21은 I101과 같은 유형인 상보형 인버어터 l102를 형성하도록 상호 접속된다. 전송 게이트 TG22는 I102의 입력인 마디 3과 출력인 마디 4사이에서 접속된다. TG21과 TG22는 클럭신호 CL_R과 CT_R에 의해 동시에 인에이블 및 디세이블 된다. P11의 소오스 대 드레인 임퍼던스(Zp₁₁)가 동일 바이어스 조건으로 소오스 대 드레인 임피이던스(Z_N11)와 동일한 경우 I101의 입출력 마디 1 및 2는 각 사이클의 자동-제로 부분동안 V_DD/2로 구동된다.

이와 마찬가지로, P21의 소오스 대 드레인 임피이던스(Z_P21)가 동일 바이어스 조건으로 N21의 소오스 대 드레인 임피이던스(Z_N21)와 같다면, I102의 입력 마디 3과 출력 마디 4는 각 사이클의 자동-제로 부분동안 V_DD/2로 구동된다.

마디 4에서의 출력은 인버어트 I103의 입력과 마디 4사이에서 접속된 전송 게이트 TG23으로 구성되는 래치(104)에 인가된다. 인버어터 I103의 출력은 인버어트 I104의 입력과 디코우더/인코우더(106)의 입력에 접속되며, 인버어터 I104의 출력은 디코우더/인코우더(106)의 다른 입력과 접속되고, 또한 전송게이트 TG24를 거쳐서 인버어터 I103의 입력에 접속된다. 제1a도의 회로에 있어서, TG23은 CL_R신호가 로우일때 온되고 하이일때 오프되며, TG24는

이 로우일때 온되며 하이일때 오프된다.

샘플링 및 변환기간 동안 수행되어야만 하는 여러 기능을 잘 나타내고 있는 제1a도 비교기를 동작시키는 한 모우드를 제1b도의 파형과 관련하여 이하 기술한다.

1) 각 변환기간(T_C) 동안 그리고 시간 t_A에서 t_O동안으로 예시된 샘플링 기간의 개시 이전에 CL_R은 하이(

는 로우)이고 CL_S은 로우(

는 하이)인 경우 전송 게이트 TG1,TG21 및 TG22은 온되고 TG3은 오프된다.

그 결과 인버어터 I101 및 I102는 자동으로 제로가 되며, 이 인버어터 I101 및 I102가 대칭이라고 가정한다면 마디 1, 2, 3 및 4에서의 전위는 V_DD/2로 구동 즉, 패쇄될 것이다. 이 시간 간격 동안 TG1이 온되기 때문에, 기준 전압원(9)은 기준전압 V_REF를 커패시터 C₁의 입력단자 X에 인가하게 되고, 상기 상기 커패시터는 V_REF값으로 충전된다.

2) 시간 t0에서, CL_R은 로우(

는 하이)로 되고, 전송 게이트 TG1.TG2l 및 TG22는 오프되며, CL_S는 아직 로우이기 때문에 또한 TG3는 오프로 유지된다.

3) CL_S및 CL_R은 시간 tO에서 t1까지의 기간 T_b1동안 로우로 유지된다. 이 기간 T_b1은 TG3가 온되기 전에 TG1이 오프되도록 하기에 충분한 기간으로 선탠된다. 이로 인해, V_REF와 단자 X사이의 전기적 접속은 V_REF와 V_IN사이의 단락을 방지하기 위한 접속이 V_IN과 단자 X사이에 "형성-되기 전에 "분리"된다.

4) 시간 t₁에 있어서, CL_S는 하이(

는 로우)로 되고 샘플링 기간(T_S)이 개시되며, 샘플화 된 입력전압(V_IN)은 이네이블 된 전송게이트 TG3을 거쳐서 C1의 인력에 결합된다. 만일 V_IN이 C₁에 저장된 V_REF보다 더 포지티브 하다면, 포지티브 전압차(positive voltage differential. V_IN-V_REF)가 마디 1에서 발생되고 이어서 I101에 의해 증폭 및 인버어트되며, 또한 I102의 출력(마디 4)에서 "하이'전압을 발생시키도록 I102에 의해 증폭 및 인버어트 된다. 만일 V_IN이 C₁에 저장된 V_REF보다 작게 포지티브 하다면, 네가티르 전압차(negative voltage differential)가 마디 1에서 발생되고 I101에 의해 증폭 및 인버어트 되고 또한 I102이 의해 증폭 및 인버어트 되며 "로우"전압이 I102의 출력(마디 4)에서 발생된다. 각 클럭 사이클의 샘플링 위상동안(시간 t1과 t2사이) CL_R은 로우로 유지되고 전송 게이트 TG1,TG21 및 TG22는 디세이블된다.

5) 시간 t2에 있어서, CL_S는 로우로서 샘플링 기간을 종결시키며, TG3 V_IN과 단자 X사이의 접속을 분리시키도록 오프된다. 시간 t2에서 t3까지(t2에 이어지는 기간 t_b2동안) CL_R은 로우로 유지되며, 이에 의해 TG1, TG2l 및 TG22는 오프로 유지된다.

6) 기간 T_b2는 TG3가 오프되도록 충분한 길이로 선택되며, V_IN과 C₁사이의 접속은 TG₁이 온되고 V_REF와 C₁사이에 접속이 형성되기 전에 "분리"된다. 이에 의해 V_REF와 V_IN사이에 있을 수 있는 단락회로가 발생 방지된다. 또한 기간 T_b2동안 전압차(즉, V_IN-V_REF또는 V_REF-V_IN)가 인버어터 I101과 I102 그리고 래치(104)의 인버어터 I103과 I104에 의해 샘플링 위상이 계속 증폭되는 동안, 마디 1에서 발생되는데, 여기서 I103과 I104는 I101 및 I102와 같은 형태일 수도 있다. T_b2동안, 내치(104)의 전송 게이트 TG32이 온되고(TG24은 오프됨)이에 의해 마디 4에서의 신호가 TG23을 거쳐서 래치(104)의 인버어터 I103에 결합되며, 이 인버어터 I103은 또한 차 신호를 증폭 및 인버어트하여 인버어트 I104에 인가하는데, 이 인버어터 I104는 또한 차신호를 증폭 및 인버어트 한다. 따라서, I101, I102, I103 및 I104의 출력에서 산출된 신호는 논리 "1"로서 임의로 정의된 V_DD또는 논리 "0"호서 임의로 정의된 접지 전위로 계속 구동된다. 시간 t3에 있는 T_b2의 단말에서 TG23은 오프되고 TG24가 온되며, I104 출력에서 증폭된 신호는 I103와 입력에 재생적으로 피이드 백되어, 샘플화된 신호 정보가 래치(104)안으로 래치 및 저장되게 한다.

7) 시간 t3에서 있어서, CL_R은 하이로 되고 CL_R는 이미 로우이다. CL_R이 하이로 될 때, TG1,TG2l, TG22 및 TG24는 온되고, TG23은 오프되는데, 이때 TG3은 이미 오프된 상태이다.

TG1의 온 상태는 V_REF를 커패시터 C1의 단자 X에 결합시킨다. TG2l 및 TG22의 온 상태는 인버어터 I101 및 I102를 자동으로 제로가 되게 하며, 마디 1.2.3 및 4를 V_DD/2로 구동 즉, 폐쇄되게 한다. 이와는 별도로, 래치된 정보[래치(104)의 출력]는 폐쇄되게 한다. 이와는 별도로, 래치된 정보[래치(104)의 출력]는 디코우더/인코우더(106)로 공급된다. 래칭 및 디코우딩/인코우딩 기능을 수행하는 시간은 T_q로 한다. 래치가 완전논리 레벨이 이르도록 하기에 필요하고, 출력 B에서 소정의 신호를 산출키 위에 디코우더(106)를 거쳐서 신호정보를 처리하기에 필요한 상기 시간 T_q는 때때로 상기 신호 또는 기준전압을 샘플하기에 꼭 필요한 신호를 초과할 수도 있다.

본 출원인은 신호정보를 처리하는데 있어서 제어되지 않은 신호 에러의 유도를 방지하기 위해 T_q가 어느 최소값 T_qM이하에서는 안된다는 것을 알았다.

상기 분석에 따라서 다음의 결론이 도출되었다.

A. 각 샘플링 기간(T_S)동안, 입력신호(V_IN)를 샘플하고, 차 신호를 발생시키도록 비교기의 입력에 이 V_IN을 인가하며, 인버어터 I101, I102, I103 및 I104에 의해 차신호를 증폭하는 데에는 시간이 요구된다. 본 출원인은 에러가 거의 없이 입력신호를 정확히 샘플하는데에 최소시기간 T_SM이 필요하다는 것을 인식하였다. 각 변환시간(T_C)동안 다음과 같은 경우에 시간을 요한다.

a. V_REF를 샘플화 하여 커패시터 C₁의 입력에 인가시, b. 자동-제로 인버어터 I101과 I102, c. TG3 "형성"전에 TG1 "분리"시, d. TG1 형성전에 TG3 분리 및 또한 차신호 중폭시, e, 래치(104)에 인가된 정보를 래치내에 재생적으로 피이드 백되게 하고, 래치 출력을 완전 논리 "1' 또는 '0"레벨로 구동되게 할시, f. 래치(104)에서 산출된 정보를 인코우더/디코우더(106)로 이송시키고, 적어도 최소시기간 T_qM동안 정보를 처리(즉,디코우더/인코우더) 할시.

본 출원인은 샘플된 입력신호를 에러가 거의 없는 유효 데이타로 변환하는데에 최소시기간(T_CM)이 필요하다는 것을 인식하였다. 이 T_CM은 기간 T_rM, T_qM, T_b1및 T_b2를 포함한다. 여기서,(a) T_nM을 에러가 거의 없이 기준 신호를 샘플하는데 필요한 최소시기간이다. [저 주파수에 있어서(T_rM동안 자동으로 제로 조정하는 것이 없는 곳에서), 기준 신호를 정확히 샘플화하여 비교기 입력에 이 샘플을 인가하는데 필요한 최소시기간 T_rM이 입력신호를 정확히 샘플하여 비교기 입력에 이 샘플을 인가하는데 필요한 최소시기간 T_SM과 같다는 것이 가정될 수도 있다. 고 주파수에 있어서(특히, 자동 제로 조정과 다른 하우스 키핑 기능들이 기준 전압을 샘플화 하는 동안 발생하는 곳에서), T_rM은 T_SM과 같은 것으로 더 이상 가정되지 않으며 사실상 T_SM보다 더 많은 시간을 요한다.

(b) T_qM은 적당히 신호를 적절치 "조절"하는데 필요한 최소시기간이며, 여기서, 조절에는 완전 논리 레벨과 비교된 신호의 증폭, 이 신호의 래칭 및 디코우딩이 포함된다.

(c) T_b1및 T_b2는 상기 정의된 것과 같다. 또한, 제1a도 회로에 대한 분석에 의해서 넓은 주파수 범위에 걸쳐서 그 동작에 관련한 몇가지 문제점들이 나타나는데, 그중의 일부는 상술한 바 있다. V_IN이 샘플링 기간 T_S동안 I101의 인력에 인가될때, 이미 자동으로 제로가 되고 토글 포인트로 세트된 I101 및 I102는 신속하고도 증폭적으로 응답한다. 마찬가지로 I103 및 I104는 신속하고도 증폭적으로 응답한다. 따라서. 샘플링 기간동안 V_REF보다 크거나 또는 작은 어느 V_IN에 대하여 I101.I102, I103 및 I104는 포화상태로 구동될 것이다. 만일 V_IN이 샘플링 기간동안 다른 값으로 변한다면, I101,I102,I103 및 I104는 샘플링 기간동안 반대방향으로 구동될 수도 있고 포화상태로부터 벗어나야만 할 수도 있다. 그러므로 T_S가 충분히 넘어서 비교기 입력에서의 신호가 유효하게 변한다면, 비교기는 포화상태 내.외로 구동되려는 성향을 갖는다. 특히 몇개의 종속단으로 구성된 비교기는 이러한 변화를 따라가기 못할수도 있다. 제2도의 곡선 A는 저주파수파서 "초과"샘플 펄스폭 때문에 발생될 수도 있는 "전위"에러 레벨을 보여준다. 이러한 이유 때문에 저주파수에 있어서 샘플링 기간은 측정된 미지의 입력 전압의 값을 정확히 감지 및 얻기에 필요한 최소시간보다 크게 길지 않아야만 한다.

본 발명을 구현한 특정 A/D 변환기에 있어서 CL_S및

신호는 비교기 부분 및 변환기의 다른 회로에 인가되는데, 상기 변환기의 다른 회로에 의해서 0Hz에서 대략 12.8MHz의 제1브레이크 포인트 F_B1까지 연장되는 저주파수 영역을 거쳐서 T_S는 33ns의 고정값 T_SI로 세트된다. 저주파수에서 에러의 전위원은, 제2도에선 곡선 C의 저주파수 영역에 도시된 바와 같이 실질상 감소되었다. 33ns의 T_SI은 모든 조건하에서 V_IN을 적절히 샘플화하기에 충분한 여유시간(0Hz에서 12.8MHz까지의 주파수 범위내에 있음)을 제공하도록 선정되었다. 이 33ns는 샘플의 정확도에 심각한 영향을 줌이 없이 최대 50%까지 감소될 수 있었다는 점에 다소 제한성이 있다. 따라서, 저주파수에서(유효하기론 1/(T_SM+T_CM) 이하의 인입 클럭(CL_I) 주파수) 제4도 회로에 의해 산출되어 제1도 회로에 인가된 샘플링 기간(T_S)는 샘플화되는 V_IN을 정확히 읽도록 하는데 충분한 여유를 공급하도록 T_SM보다 상당히(과도하지는 앉게) 크게 주어진 시간 값 T_SI으로 제한된다. 저주파수에서 T_S의 폭을 제한하면 비교기 회로의 초과회전을 방지하는 동안 V_IN의 적절할 샘플링을 할 수 있다. 이에 의해 저주파수에서 개산된(즉, 저 에러 레벨) 응답이 산출된다.

대칭 CL_S클럭신호를 가진 A/D변환기회로의 중간 주파수(F_B1과 F_B2사이) 및 고(F_B2이상)주파수 응답이 제2도 곡선 B에 도시되어 있다. 분명한 사실로, 시스템의 에러 레벨은 클럭 주파수가 1/(T_SM+T_CM)을 초과함에 따라서 급격히 증가한다. 상기 제1a도 회로의 분석을 토대로하여, 본 출원인은 고주파수에 있어서, 데이타를 정확히 샘플화하고 그 샘플화된 데이터를 변환하는데 필요한 최소시간은 더 이상 불용하며, 기준전압을 샘플화하고 입력신호를 샘플화하는 것 보다 산출된 데이타를 "조절"하는데에 그 이상의 시간이 필요하다는 것을 알았다.

또한, 본 출원인은 실험과 분석을 토대로, "비교"된 신호를 조절하도록 할당된 신호(T_q)가 T_qM이하로 감소된다면, 산출된 데이타 출력의 에러 레벨을 빠르고도 급격히 증가한다는 것과 T_q간 T_qM이하로 감소된 경우에 얻어진 결과와는 대조적으로, 샘플링 기간 Ts간 제어식으로 T_SM이하로 감소되었을 경우와 기준 전압을 샘플화하는 시간이 T_rM이하로 약간 감소되었을 경우, 측정된 결과의 에러는 제어식으로 증가되었다고 인식하였다. 에러 레벨이 어느 소정의 레벨 이하로 유지되는 한, 제어식 에러 레벨에 의한 동작으로 변환기는 유용하게 사용될 수 있다. 따라서 제1브레이크 포인트 주파수 F_B1과 제2브레이트 포인트 주파수 F_B2사이로 이어지는 중간 주파수 범위에 있어서, 본 발명을 구현한 특정 A/D변환기의 비교기 부분과 다른 회로들에 인가된 CL_S및 CL_S신호에 의해서 T_S는 [(1/2.f)-T_DA]와 같은 값으로 세트되도록 했고 T_C는 [(1/2.f)-T_DA]와 같은 값으로 세트된다. 여기서 T_DA는 예를 들면 T_qM의 1/2과 같은 일정기간이다. T_C와 관련하여 T_S가 감소하면 T_C동안 신호를 적절히 조절하는데 여분의 시간이 활용된다. 고주파수에 있어서, 최소 변환기간 T_C가 T_CM이하로 감소되지 않았을 경우에 최저 에러 레벨이 얻어지므로, 고주파수 범위에서, A/D 변환기는 T_C가 T_CM과 같은 T_S가 T-T_CM과 같도록 변화된 CL_S로서 동작된다.

간략히 말하면, 제3도의 곡선 세그먼트 A, B, C로서 도시된 주파수 함수로서 변하는 폭을 가진 샘플링 펄스로서 A/D 변화기를 동작시키면 제2도의 곡선 C로 형성되는 응답을 얻는다.

명백한 사실로 최적의 결과(제2도 곡선 C로 표시된 소정 주파수에서의 최소 에러)는 제3도의 곡선 세그먼트 A, B, C와 일치하는 세개의 브레이크 포인트 클럭 펄스 시스템으로서 얻을 수 있었다.

제4도는 주파수 함수에 따라 다른 속도들로 변화하는 충격 계수를 가진 샘플링 펄스폭을 차례로 발생시키도록 클럭신호를 산출하기 위한 클럭 성형회로의 간소화된 블록도를 보여준다. 이하 상술되는 바와 같이, 제4도의 회로는 제3도의 여러 곡선 세그먼트들과 일치하는 펄스폭을 가진 비대칭 샘플링 및 변환신호를 선택적으로 발생시키는데 사용될 수도 있다. 그러나, 제4도의 회로는 다른 소망의 선택된 펄스폭을 발생시키도록 수정될 수 있는데, 주파수 f가 예를 들어 OHz에서 50MHz이상까지 변할 수 있는 구형파로 가정될 수도 있으며, 소오스(31)에 의해 공급되는 인입 클럭신호 CL_I가 가해진 입력단자(41)를 포함한다. 인입 클럭신호(CL_I)의 주파수는 전형적으로 회로의 유저에 의해 선택된다. 아날로그-디지탈 변환기 기술에서 잘 알려진 바와 같이, 클럭 주파수는 나이퀴스트 판별법(Nyquist Criteria)을 만족시키도록 보통 샘플화되는 미지의 입력 전압의 최소 두배의 최고 주파수 성분이어야만 한다.

제4도의 회로는 세가지의 다른 시간 지연을 산출토록 세그룹(D1,D2,D3)으로 정렬된 13개의 종속 인버어터(Il에서 I13)를 구비한다. 제4도의 모든 인버어터들은 같은 집적회로(IC)상에서 바람직하게 형성된다. 상기 인버어터가 A/D 변환기의 일부로서 형성될 경우, 제4도의 클럭 성형회로는 온도, 처리 및 전압 변동의 함수로서 A/D 변환기회로의 다른 부분들을 추적하는 인버어터를 갖도록 A/D 변환기 형성회로와 같은 IC상에서 바람직하게 형성된다. 이하 기재에서 설명을 목적으로, 제4도의 모든 인버어터들은 동일하며, 그 각 인버어터들은 3ns의 전파지연(τ_D)을 갖는다고 가정한다.

여기서, A/D 변환기의 구성품은 제1도의 인버어터 I101 및 I102와 같은 상보형 MOS(CMOS) 소자로 구성되며, 마찬가지로 제4도의 인버어터는 바람직하기로 CMOS형의 인버어터로 구성된다.

제4도에 있어서, 제1 및 제2인버어터(Il, I2)는 제1지연 네트워크 Dl을 형성한다. 제1지연 신호 출력 f_A는 제2인버어트 I2의 출력으로부터 얻어지며, 이어서, 제1비대칭 출력 CL_A를 나타내도록 AND 게이트 Gl에 의해 클럭 입력 CL_I으로서 AND된다. CL_I를 지연신호 f_A와 더불어 AND시키는 것에 의해 6ns(2τ_D)가 제5a도 내지 제5e도에 도시된 바와 같이 비대칭 CL_A신호를 발생하도록 CL_I신호의 프론트 에지(front edge)로부터 차단된다. 신호 CL_A는 기간 T_H1=(1/2.f) -2τ_D동안 "하이"이고 기간 T_L1=(1/2.f)+2τ_D동안 "로우"인 구형파 신호이며, 여기서 τD는 인버어트 단의 전파지연과 같다.

τ_D가 3ns이기 때문에, CL_A의 포지티브 펄스폭은 6ns보다 작은 CL_I의 포지티브 펄스폭과 같다. 여기서 6ns는 D1의 전체 전파지연을 나타내며, 그 지연은 인버어터 ll과 12지연의 합이다.

제2지연 신호 출력 f_B는 D2로서 표시된 지연 네트워크를 형성하도록 그룹지어진 인버어트 I3에서 I9까지를 종속시킴으로써 f_A이후 7전파지연을 하는 제9인버어터 I9의 출력에서 산출된다. f_B는 CL_I및 f_A신호와 이상이며 그 프론트 에지는 F_A신호의 천이와 관련하여 7전파지연(예를 들면, 21ns)만큼 지연된다.

제3지연 출력신호 f_C는 지연 네트워크 D₃을 형성하도록 결합된 인버어트 I10에서 I13까지를 종속시킴으로써 f_B이후 4전파지연을 하는 제13인버어터 I13의 출력에서 산출된다.

출력 f_B와 f_C는 출력 CL_B를 산출하도록 OR 게이트 G2에 의해 OR되며, 출력 CL_B는 제3도의 곡선 세그먼트 A, B, C에 의해 도시된 바와 같이 주파수 함수로서 변화하는 포지티브 펄스폭을 가진 샘플링 클럭 CL_S를 산출하도록 AND 게이트 G3에 의해 CL_A와 더불어 AND된다.

는 기본 인버어팅 수단을 거쳐서 CL_S로부터 얻어지며, CL_R은 1) CL_I신호 및 CL_S펄스가 포지티브되기 전에 시간 T_b1을 발생시키는 CL_I의 지연변환, 2) CL_S및 CL_S가 네가티브된 후에 시간 T_b2를 발생시키는 CL_S의 지연변환을 합성하는 것에 의해 발생된다. 상기 신호들은 CL_S가 포지티브되기 전에 네가티브 시간 T_b1을 발생시키고 CL_S가 네가티브된 후에 포지티브 시간 T_b2을 발생시키는 클럭신호 CL_R을 발생하도록 인버어터 및 논리 게이트의 합성부에 인가된다.

는 기본 인버어터에 의해 CL_R로부터 발생되며, CL_S및 다른 클럭신호는 제1a도에 부분적으로 도시한 바와 같이 A/D 변환기와 비교기 및 다른 회로에 인가된다.

제5a 내지 제5b도에 도시된 바와 같이 F_B1이하의 저주파수에서, 지연 네트워크 D2 및 D3의 출력에서 발생된 출력 F_B및 f는 11전파지연(지연 네트워크 D2와 D3의 합)의 고정폭을 갖는 샘플링 펄스 T_S를 발생하도록 CL_A의 백 에지(back edge)를 제거하는데 사용된다 즉, CL_A로서 AND될 경우의 CL_B(f_B와 f_C를 OR하는 것으로부터 발생됨)는 각 CL_A사이클의 11전파지연동안 "하이"인 샘플링 클럭신호 CL_S를 산출한다.

예를 들자면, 제1브레이트 포인트 F_B1(약 12.8MHz)이하의 CL_I의 모든 주파수 경우 뿐아니라 CL_I의 주파수가 제5a도에 도시된 바와 같이 약 8.33MHz인 경우 또는 제5b도에 도시된 바와 같이 약 11.1MHz인 경우, T_S의 폭은 I3에서 I13(지연 네트워크 D2+D3)까지의 11전파지연과 같다. 각 전파지연이 3ns와 같다고 가정되면, CL_S클럭의 T_S는 제1브레이트 포인트 F_B1이하의 모든 주파수에 대하여 33ns로 고정된다. A/D 변환기에 인가될 경우 "하이" CL_S기간에 의해 신호 변환에 전용되는 각 클럭 사이를(즉, T_C=T-T_SI)의 나머지로서 샘플링 펄스폭(T_S) 또는 샘플링 기간을 결정한다.

F_B1과 F_B2사이의 중간 주파수 범위에 있어서, 샘플링 펄스폭 T_S는 33ns 이하이다. 이 범위에서 CL_S는 CL_A와 같고, 이 CL_A는 CL_I-2τ_D와 같다. CL_S의 포지티브 부분(T_S,)은 [1/(2.f)-2τ_D]로서 나타낼 수도 있고, 네가티브 기간(T_C)은 [(1/2f) +2τ_D]와 같다. 중간 주파수 범위에서, 지연 클럭 f_B와 f_C는 OR될 경우, CL_A를 일괄하는 포지티브 클럭신호 CL_B를 발생한다. 따라서, CL_S를 산출하도록 CL_A가 CL_B와 더불어 AND될 경우, CL_S와 CL_A는 같다. 이것은 제5c도 내지 제5d도에 도시되는데 이때, CL_I의 주파수는 16.6MHz및 20.8MHz와 거의 같다. 각각의 예에서, T_C는(1/2f)+2τ_D인 반면 T_S는(1/2f)-2τ_D이다.

제4도의 회로에 있어서, CL_S를 산출하도록 CL_A와 더불어 AND되는 CL_B를 발생하도록 f_B가 f_C와 더불어 OR될 경우, 제2주파수 브레이트 포인트 f_B2는 25MHz이상에서 생긴다. f_B2이상에서, T_S대 T_C의 비율이 제3도의 곡선 세그먼트 C에 일치하도록 주파수가 증가함에 따라서 급격히 감소한다. 이로 인해, T_C는 가능한 한 거의 T_CM과 같게 유지되며, T_S는 T-T_CM과 같게 된다. 따라서, 발생된 클럭신호가 A/D 변환기에 인가되는 경우 f_B2이상의 주파수에서 각 사이클 동안 활용할 수 있는 대부분의 시간은 샘플화 된 데이타의 변환에 쓰여진다. 제5e도에 도시된 바와 같이 f_B2이상인 고주파수에서 출력 f_B및 f_C는 제3도 곡선 C와 일치하고 T_S를 가진 CL_S클럭을 발생하도록 포지티브 CL_A클럭의 프론트 에지를 제거하는데 사용된다.

제4도 회로에 의해 발생된

신호들이 비교기와 그와 관련한 회로에 인가되는 것이 제1a도에 부분적으로 도시된다. 주파수와 함수관계를 갖는 샘플링 주기 T_S가 제3도의 곡선 세그먼트 A, B, C에 일치하면 제2도 곡선 C에 도시된 바와 같이 가장 넓은 주파수 범위에 걸쳐서 최저 시스템 에러가 발생된다.

제4도의 클럭 성형회로에 있어서, 인입 클럭신호(CL_I)로부터 유도된 여러가지 지연신호가 발생된다. 이어서, 상기 여러 지연신호 및 CL_I은 상이한 주파수 대역에서 상이한 속도를 갖는 충력 계수를 포함한 몇가지 신호들을 발생하도록 논리적으로 합성된다. 그 합성관계의 예를 상술한 바 있다. 그러나, 다른 지연 신호들이(예를 들면, I5출력에서의 fD와 I7출력에서 fE) 제3도에 도시된 것과는 다른 샘플링 곡선을 발생하도록 지연라인(Dl, D2, D3)을 따라서 유도되어 다른 지연 출력 및/또는 CL_I로서 논리적으로 합성될 수도 있다는 것이 증거되어야 한다. 본 발명에 있어서, 지연 요소들의 수는 감소 또는 증가될 수 있다.

본 발명의 한 특징은 제1a도에 부분적으로 도시된 형태의 A/D 변환기에 제4도 회로에 의해 생성된 어떤 클럭신호를 인가한 결과를 임의의 수치적인 예를 근거로 고찰함으로써 가장 잘 이해할 수 있을 것이다. 예를 들어 이 15m이고 T_CM이 27ns라고 가정하면 T_SM+T_CM=42ns이다. 충분한 시간을 갖고 있는 저주파수에서, 최소 샘플링 및 변환기간은 에러를 최소화시키도록 실질상 여유에 의해 증가될 수도 있다. 따라서 T_C가 상기 값과 같거나 그 이상인 한 저주파수에서, 33ns의 고정 샘플링 기간 T_S를 선택하는 것이 타당하다. 그러므로, 제4도 회로에 있어서, 제3도의 곡선 세그먼트 A에 도시된 바와 같이 T_S는 12.8MHz이하의 모든 클럭 주파수에 대하여 33ns의 고정 펄스폭 T_SI을 갖도록 세트되며, 여기서 12.8MHz는 제1브레이크 포인트 주파수 f_B1을 나타낸다. 각 사이클의 잔존 시간은 신호 변환에 쓰여지며 변환기간 T_C가 명확히 도시되지 않았다 하더라도, T_C는 [T-T_S]와 같다는 것을 알 수 있는데, 여기서 T=1/f이고 f는 CL_I의 주파수이다.

f_B1이상과 f_B2이하의 중간 주파수 범위에서, 샘플링 및 변환에 활용 가능한 시간은 감소한다. 중간 주파수 범위에서, 변환기간 T_C가 어느 고정시기간 만큼 T_S보다 큰 것이 바람직하고, T_qM이 12ns이고, T_C가 12ns 즉, T_qM만큼 T_S를 초과하는 것이 바람직하다는 가정은 T_S가 1/2f-2τ_D이고 T_C가 1/2f+2τ_D이게 되는 f_B1과 f_B2사이의 CL_S신호를 CL_I에 응답하여 발생하는 제4도 회로에 의해 실제로 이루어진다. 여기서 τ_D는 3ns이다.

제5c도 내지 제5d도에 도시된 중간 주파수 범위에서, T_S(CL_S의 포지티브 부분) 및 T_C(CL_S의 네가티브 부분)의 값은 T_qM의 12ns라고 가정한 제4도 회로에 의해 얻어진다.

CL_I가 약 16.6MHz일 경우, 사이클의 주기 T는 60ns(제5c도 참조)이며, 이 60ns는 T_S가 24ns, T_C가 36ns인 것으로 세분화 된다. 여기서 T_qM이 12ns이면 기준전압 V_REF를 샘플하고 다른 하우스 키핑 임무를 수행하기 위한 남아 있는 변환시간은 24ns이다

CL_I가 약 20.8MHz인 경우, T는 48ns(제5d도 및 3도 참조)이며,.이 48ns는 T_S가 18ns(6τ_D), T_C가 30ns(10τ_D)인 것으로 세분화 되는데. 여기서, T_qM이 12ns이고 나머지 변환 시간은 18ns이다.

따라서, 중간 주파수 범위에서, T_C는 T_S보다 12ns만큼 더 크게 되는데, 여기서 12ns는 T_qM이 기간을 나타낸다. 이 상이한 "양호한" 동작을 유지함으로써 데이타 샘플링 및 이에 이은 데이타 변환을 위한 충분한 시간이 얻어진다.

고주파수 동작은 T_CM이 27ns라는 가정을 재 도입함으로써 보다 잘 이해할 수 있을 것이다.

f_B2이상의 CL_I주파수에 있어서, 최저 에러 레벨은 변환 기간 T_C를 대략 T_CM과 같게 유지시킴으로써 얻어진다. 이것은 F_B2이상의 주파수에서, 샘플링 기간(T_S)이 [(1/2/f)-T_CM]가 되도록 T_SM이 감소되는 반면 T_CM은 비교적 일정하게 된 것을 의미한다.

제3도의 곡선 세그먼트 C에 일치하는 샘플링 기간 T_S(결국은 CL_S)를 산출하기 위해서는, 신호 f_B와 f_C만이 CL_B를 발생하도록 게이트 G2에서 OR될 필요가 있다. 상기 CL_B는 그때 요구된 CL_S를 발생하도록 CL_A와 더불어 AND 된다. 27MHz(F_B2이상의 주파수)에서 제4도 회로에 의해 생성된 전형적인 파형이 도시된 제5e도를 참조해보면, 27MHz에서, 차단 또는 감소되는 CL_B함수, 1전파지연(3ns)에 의한 CL_A의 프론트 에지가 표시되어 있는데, 여기서 T_S는 9ns이고, T_C는 27ns이며 T_CM과 같다. 27MHz이상의 주파수에 있어서, T_S가 너무 작아서 유효한 신호를 공급할 수 없게 될때까지, T_C는 27ns(T_CM)에서 비교적 일정하게 유지되고 T_S는 이와 대응하게 주파수 증가에 따라 감소된다.

상술된 바와 같이, 제4도 회로의 고주파수 동작은 T_S가 제3도의 곡선 C에 의해 정의된 것보다 더 느리게 감소하도록 수정될 수도 있다. 예를 들면, T_S는 제3도의 곡선 D와 일치하도록 변화될 수도 있고 또는 제3도에 도시된 곡선 C와 D사이의 곡선 E와 같은 약간 다른 곡선들에 일치하도록 변화될 수도 있다. 펄스폭은 제4도에 도시된 바와 같이, f_D및 f_E와 같은 지연 네트워크로부터 발생한 여러 가지 출력을 탭핑(tapping)하고, 소정의 샘플링 펄스폭 및 변환기간을 발생하는 소정의 CL_S를 생성하도록 이 출력들을 f_B및 f_C와 함께 OR함으로써 제어될 수 있다.

예를 들어 중간 주파수 예를 다시보면, 제4도의 회로는 T_qM이 12ns에서 유지되고, T_B와 T_C-T_qM이 같으며, 이들 둘은 남아있는 사이클 시간을 공유하도록 동작될 수도 있다. 이러한 동작 모우드의 경우, T_S는 세그먼트 B의 연장선상에 있는 제3도의 곡선 세그먼트 D를 따라서 변화한다. 신호 f_B와 f_C를 더불어 신호 f_D와 f_E를 OR함으로써 제3도의 곡선 B와 C를 따르는 동작을 얻게되고, 이에 의해 신호 CL_A는 f_BI이상의 주파수에서 CL_S로서 발생된다.

이러한 상호 접속의 경우, 25MHz이상에서 연장하는 주파수에 대한 T_S및 T_C의 변하는 T_S=[(1/2f)-2τ_D] 및 T_C=[(1/2f)+2τ_D]의 관계로부터 계산될 수 있으며, 또한 제3도의 곡선 세그먼트 B와 D로부터 얻게될 수 있다.

이하 표에 몇몇 전형적인 결과를 기록한다.

이 결과들은 제4도 회로의 동작과 제3도의 곡선 세그먼트 B 및 D사이의 대응관계를 나타낸다. 따라서 근본적으로 CL_S로서 재생된 신호 CL_A로서 시스템이 동작하여, 상기 신호 및 기준 샘플링 기간 (T_C-T_qM)이 CL_I의 주파수가 f_B1을 초과함에 따라서 비례적으로 감소되는 동안, T_S는 [1/(2f)-2t_D]로서 변화되고, 최소기간 T_qM이 유지되게 한다.

간단히 말하면, 상기 A/D변환기를 제3도에 도시된 것과 일치하는 샘플링 펄스로서 동작시킴으로써 A/D변환기에 대한 최적의 결과가 얻어졌다.

(a) 0Hz에서 f_B1까지의 저주파수 범위에서, T_S는 고정기간 T_SI(33ns)과 같고 그때 T_C는 1/f-T_SI과 같고 ; (b) F_B1과 F_B2사이의 중간 주파수 범위에서, 샘플링 기간 T_S는 [(1/2f)-2τ_D]와 같고, T_C는 [(1/2f)-2τ_D] 같으며 ; (c) 고주파수 범위에서, T_C를 T_CM과 거의 같게 유지시키고 이와 대응하여 T_S를 감소시킴으로써 최적의 시스템 에러가 얻어진다. 그러나, 고주파수 범위에서는 제3도의 곡선 C 및 D를 중개하는 임의의 곡선에 T_S가 일치하도록 T_S및 T_C를 제어함으로써 동작이 연장될 수 있다.

Claims

주기 T=1/f를 가지는 입력 클럭신호에 응답하여 출력 클럭신호를 발생하고, A/D 변환기에 사용하는 회로로서, 상기 출력 클럭신호는 샘플링 동작이 상기 변환기에서 발생하는 샘플링 기간 T_S를 설정하도록 제1방향에서 반복 행정을 나타내며, 변환 동작이 상기 변환기에서 발생하는 변환기간 T_C를 설정하도록 제2방향에서 반복행정을 나타내게한 한 클럭 성형회로에 있어서, 상기 입력 클럭신호에 응답하여, 상기 입력 클럭신호의 복수의 상이하게 지연된 변환신호를 발생하는 지연수단(D1,D2,D3) ; 및 상기 입력 클럭신호의 상이하게 지연된 변환의 다양한 변환에 응답하여, (a) 상기 입력 클럭신호의 주파수 f가 제1브레이크 포인트 주파수 F_B1이하에 있는 제1주파수 범위로 들어가는 경우 상기 반복 샘플링 기간 T_S의 폭은 고정폭 T_SI에 대응하며, (b) 상기 입력 클럭신호의 주파수 f가 상기 제1범위의 주파수와 인접하여 그 보다 높은 제2범위의 주파수(F_B1-F_B2)로 들어가는 경우 상기 반복 샘플링 기간 T_S의 폭은 T 마이너스 제1소정의 일정주기 T_X에 대응하는 방식으로 상기 출력 클럭신호를 형성하고 복수의 논리게이트(Gl, G2, G3)를 가진 수단을 구비하는 것을 특징으로 하는 클럭 성형회로.
제1항에 있어서, 상기 출력 클럭신호는 (c) 상기 입력 클럭신호의 주파수 f가 상기 제2범위의 주파수와 인접하여 그 보다 높은 제3주파수 범위에 놓이는 경우 상기 반복 샘플링 기간 T_S의 폭은 T 마이너스 제2소정의 일정주기 T_CM에 대응하는 방식으로 상기 출력·클럭신호 형성수단에 의해 형성되는 것을 특징으로 하는 클럭 성형회로.