JP2003133953A - アナログ／デジタル変換回路 - Google Patents

Abstract

(57)【要約】 【課題】 簡易な回路設計にて、巡回ノイズが可聴帯域
の出力信号に与える影響を低減することが可能なアナロ
グ／デジタル変換回路１を提供する。 【解決手段】 Ｈｉｇｈ側の出力ＦＥＴ７をオン状態に
する時間と、Ｌｏｗ側の出力ＦＥＴ７をオン状態にする
時間とのバランスを調整するデッドタイムコントロール
回路３を備えている。具体的には、デッドタイムコント
ロール回路３においてプラス側の入力端子と出力端子と
の間に接続された抵抗Ｒ１とコンデンサＣ１とにより決
定される時定数Ｒ１Ｃ１と、マイナス側の入力端子と出
力端子との間に接続された抵抗Ｒ２とコンデンサＣ２と
により決定される時定数Ｒ２Ｃ２とが異なるように設定
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、完全な０レベルの
入力信号に対してアナログ／デジタル変換回路のループ
特性に応じて発生するノイズが可聴帯域の出力信号に与
える影響を回避することが可能なアナログ／デジタル変
換回路に関する。

【０００２】

【従来の技術】音響機器等に搭載される、アナログ信号
をデジタル信号に変換するアナログ／デジタル変換回路
については、完全な０レベルの入力信号に対してアナロ
グ／デジタル変換回路のループ特性に応じて発生するノ
イズ（以下、単にこのようなノイズを「巡回ノイズ」と
称す）が可聴帯域の出力信号に与える影響が問題とされ
ている。

【０００３】上記の巡回ノイズの対策として、以下に説
明するような２通りの方法が従来講じられていた。

【０００４】その１つの方法は、アナログ／デジタル変
換回路の帯域外の信号をディザとして混入する方法であ
る。たとえば、帯域が２０ＫＨｚのアナログ／デジタル
変換回路に対して、１００ＫＨｚ程度の大きな周波数の
信号をディザとして混入する。これにより、入力信号が
完全な「０」レベルであるときにも、入力信号が１００
ＫＨｚである場合と同様となる。したがって、巡回ノイ
ズ成分を可聴帯域外に押しやることができる。

【０００５】もう１つの方法は、ＤＣオフセットを入力
信号に加算する方法である。たとえば、帯域が２０ＫＨ
ｚのアナログ／デジタル変換回路に対して、１００ＫＨ
ｚ程度まで入力信号にＤＣオフセットを加算する。これ
により、入力信号が完全な「０」レベルであるときに
も、入力信号が１００ＫＨｚである場合と同様となる。
したがって、巡回ノイズ成分を可聴帯域外に押しやるこ
とができる。

【０００６】

【発明が解決しようとする課題】しかしながら、上記し
たディザを混入する方法では、ディザを生成するととも
に、アナログ／デジタル変換回路の出力段において、デ
ィザを除去する必要がある。そのようなディザの生成お
よび除去のための回路をアナログ／デジタル変換回路に
備えている必要があり、アナログ／デジタル変換回路の
回路設計が複雑になるという問題点が生ずる。

【０００７】一方、ＤＣオフセットを入力信号に加算す
る方法においては、アナログ／デジタル変換回路の出力
段におけるＤＣオフセットの影響を無くすため、ハイパ
スフィルターをアナログ／デジタル変換回路の出力段に
備えている必要がある。したがって、上記したディザを
混入する方法と同様に、アナログ／デジタル変換回路の
回路設計が複雑になるという問題が生じる。

【０００８】本発明は、上記従来の問題点に鑑みなされ
たものであって、その目的は、簡易な回路設計にて、巡
回ノイズが可聴帯域の出力信号に与える影響を低減する
ことが可能なアナログ／デジタル変換回路を提供するこ
とにある。

【０００９】

【課題を解決するための手段】本発明のアナログ／デジ
タル変換回路は、上記課題を解決するため、アナログ／
デジタル変換されたデジタル信号に基づいて、ハイサイ
ド出力素子と、ロウサイド出力素子とを交互に駆動する
ことにより、上記デジタル信号を増幅出力するスイッチ
ング手段を備えているアナログ／デジタル変換回路にお
いて、上記ハイサイド出力素子をオン状態にする時間
と、上記ロウサイド出力素子をオン状態にする時間との
バランスを調整するバランス調整手段を備えていること
を特徴としている。

【００１０】すなわち、アナログ／デジタル変換回路
は、アナログ／デジタル変換されたデジタル信号に基づ
いて、ハイサイド出力素子と、ロウサイド出力素子と
を、スイッチング手段を用いて交互に駆動することによ
り、上記デジタル信号を増幅出力する。

【００１１】ところで、アナログ／デジタル変換回路に
おいては、完全な０レベルの入力信号に対してアナログ
／デジタル変換回路のループ特性に応じて発生するノイ
ズ（巡回ノイズ）が可聴帯域の出力信号に与える影響が
問題とされている。

【００１２】そこで、本発明では、特に、ハイサイド出
力素子をオン状態にする時間と、ロウサイド出力素子を
オン状態にする時間とのバランスを調整するバランス調
整手段を備えている。

【００１３】上記の構成によれば、バランス調整手段に
より、ハイサイド出力素子をオン状態にする時間と、ロ
ウサイド出力素子をオン状態とする時間とが異なるよう
に設定することができる。すなわち、ハイサイド出力素
子と、ロウサイド出力素子とを、異なる電位にて駆動す
ることができる。したがって、ハイサイド出力素子また
はロウサイド出力素子のいずれかに、ＤＣオフセットを
与えた状態とすることができる。

【００１４】これにより、巡回ノイズによって発生する
スペクトラムを、可聴帯域外に押しやることができる。
また、ハイサイド出力素子をオン状態にする時間と、上
記ロウサイド出力素子をオン状態にする時間とのバラン
スは、アナログ／デジタル変換回路内部において調整可
能であり、アナログ／デジタル変換回路の出力段や入力
段に特別な回路を設ける必要が無い。

【００１５】それゆえ、簡易な回路設計にて、巡回ノイ
ズが可聴帯域の出力信号に与える影響を低減することが
可能なアナログ／デジタル変換回路を提供することがで
きるという効果を奏する。

【００１６】また、本発明のアナログ／デジタル変換回
路は、上記課題を解決するため、上記構成のアナログ／
デジタル変換回路において、上記スイッチング手段は、
一方側ハイサイド出力素子と一方側ロウサイド出力素子
とを交互に駆動する一方側スイッチング手段と、他方側
ハイサイド出力素子と他方側ロウサイド出力素子とを交
互に駆動する他方側スイッチング手段とを含んでいると
ともに、上記一方側ハイサイド出力素子を駆動する信号
を入力するための上記一方側スイッチング手段への入力
ラインと、上記他方側ロウサイド出力素子を駆動する信
号を入力するための上記他方側スイッチング手段への入
力とが接続されている一方、上記一方側ロウサイド出力
素子を駆動する信号を入力するための上記一方側スイッ
チング手段への入力ラインと、上記他方側ハイサイド出
力素子を駆動する信号を入力するための上記他方側スイ
ッチング手段への入力ラインとが接続されており、上記
バランス調整手段は、上記一方側ハイサイド出力素子を
オン状態にする時間と上記一方側ロウサイド出力素子を
オン状態にする時間とのバランス、および他方側ハイサ
イド出力素子をオン状態にする時間と上記他方側ロウサ
イド出力素子をオン状態とする時間とのバランスを調整
することを特徴としている。

【００１７】上記の構成によれば、バランス調整手段に
より、一方側ハイサイド出力素子をオン状態にする時間
と、一方側ロウサイド出力素子をオン状態とする時間と
が異なるように設定することができる。同様に、他方側
ハイサイド出力素子をオン状態にする時間と、他方側ロ
ウサイド出力素子をオン状態とする時間とが異なるよう
に設定することができる。

【００１８】すなわち、一方側ハイサイド出力素子およ
び一方側ロウサイド出力素子とを、異なる電位にて駆動
することができる。したがって、一方側ハイサイド出力
素子または一方側ロウサイド出力素子のいずれかに、Ｄ
Ｃオフセットを与えた状態とすることができる。同様
に、他方側ロウサイド出力素子または他方側ハイサイド
出力素子のいずれかについても、ＤＣオフセットを与え
た状態とすることができる。

【００１９】これにより、巡回ノイズによって発生する
スペクトラムを、可聴帯域外に押しやることができる。
また、ハイサイド出力素子をオン状態にする時間と、上
記ロウサイド出力素子をオン状態にする時間とのバラン
スは、アナログ／デジタル変換回路内部において調整可
能であり、アナログ／デジタル変換回路の出力段や入力
段に特別な回路を設ける必要が無い。

【００２０】さらに、一方側ハイサイド出力素子および
他方側ロウサイド出力素子への入力ラインが接続されて
いるとともに、一方側ロウサイド出力素子および他方側
ハイサイド出力素子への入力ラインが接続されている。
したがって、４つの出力素子を、２つの入力信号で駆動
することができ、回路設計を簡略化することができる。

【００２１】それゆえ、より簡易な回路設計にて巡回ノ
イズが可聴帯域の出力信号に与える影響を低減すること
が可能なアナログ／デジタル変換回路を提供することが
できるという効果を奏する。

【００２２】また、本発明のアナログ／デジタル変換回
路は、上記課題を解決するため、上記構成のアナログ／
デジタル変換回路において、上記バランス調整手段は、
プラス側の入力端子および出力端子と、マイナス側の入
力端子および出力端子とを備えているとともに、上記プ
ラス側の入力端子と出力端子との間、および上記マイナ
ス側の入力端子と出力端子との間には、抵抗と、上記抵
抗と直列に接続されたコンデンサと、上記抵抗にフィー
ドバック接続されたダイオードとを有している回路がそ
れぞれ接続されている一方、上記プラス側の入力端子と
出力端子との間に接続された上記抵抗と上記コンデンサ
とにより決定される時定数と、上記マイナス側の入力端
子と出力端子との間に接続された上記抵抗と上記コンデ
ンサとにより決定される時定数とが異なることを特徴と
している。

【００２３】上記の構成によれば、バランス調整手段
は、抵抗とコンデンサとからなる積分回路を構成すると
ともに、抵抗にはダイオードがフィードバック接続され
ている。また、バランス調整手段におけるプラス側の入
力端子と出力端子との間に接続された抵抗とコンデンサ
とにより決定される時定数と、バランス調整手段におけ
るマイナス側の入力端子と出力端子との間に接続された
抵抗とコンデンサとにより決定される時定数とが異な
る。

【００２４】したがって、バランス調整手段のプラス側
の入力端子にあるクロックパルスを入力すると、プラス
側の出力端子には、上記クロックパルスよりも立ち上が
りタイミングが時間ΔＴ１だけ遅れ、上記クロックパル
スと立ち下がりタイミングが同じであるクロックパルス
が出力される。

【００２５】また、マイナス側の入力端子には、プラス
側の入力端子に入力されたクロックパルスを反転したク
ロックパルスが入力される。そして、マイナス側の出力
端子には、上記の反転されたクロックパルスよりも立ち
上がりが時間ΔＴ２だけ遅れ、反転されたクロックパル
スと立ち下がりタイミングが同じであるクロックパルス
が出力される。

【００２６】ここで、プラス側の入力端子と出力端子と
の間に接続された抵抗とコンデンサとにより決定される
時定数と、マイナス側の入力端子と出力端子との間に接
続された抵抗とコンデンサとにより決定される時定数と
が異なるため、上記のΔＴ１とΔＴ２とは、異なる値と
なる。

【００２７】すなわち、バランス調整手段のプラス側の
出力端子から出力されるクロックパルスと、マイナス側
の出力端子から出力されるクロックパルスとのそれぞれ
において、電圧がＨｉｇｈ状態となる時間は異なるもの
となる。したがって、バランス調整手段のプラス側の出
力端子から出力されるクロックパルスと、マイナス側の
出力端子から出力されるクロックパルスとを、ハイサイ
ド出力素子およびロウサイド出力素子を駆動するための
信号としてスイッチング手段に出力すれば、ハイサイド
出力素子をオン状態にする時間と、ロウサイド出力素子
をオン状態とする時間とが異なるように設定することが
できる。

【００２８】それゆえ、ハイサイド出力素子またはロウ
サイド出力素子のいずれかに、ＤＣオフセットを与えた
状態とし、巡回ノイズによって発生するスペクトラム
を、可聴帯域外に押しやることができる。また、巡回ノ
イズを回避するための構成を、バランス調整手段に、抵
抗と、コンデンサと、ダイオードとにより構成するとい
う簡易な構成により実現することができる。

【００２９】これにより、より簡易な回路設計にて巡回
ノイズが可聴帯域の出力信号に与える影響を低減するこ
とが可能なアナログ／デジタル変換回路を提供すること
ができるという効果を奏する。

【００３０】また、本発明のアナログ／デジタル変換回
路は、上記課題を解決するため、上記構成のアナログ／
デジタル変換回路において、上記バランス調整手段は、
プラス側の入力端子および出力端子と、マイナス側の入
力端子および出力端子とを備えているとともに、上記プ
ラス側の入力端子に入力されるデジタル信号の立ち上が
りを時間ΔＴ１だけ遅延させる一方、該デジタル信号の
立ち下がりを遅延させずに上記プラス側の出力端子に出
力するとともに、上記マイナス側の入力端子に入力され
るデジタル信号の立ち上がりを上記ΔＴ１と異なる時間
である時間ΔＴ２だけ遅延させる一方、該デジタル信号
の立ち下がりを遅延させずに上記プラス側の出力端子に
出力することを特徴としている。

【００３１】上記の構成によれば、バランス調整手段の
プラス側の入力端子にあるクロックパルスを入力し、そ
のクロックパルスを反転したクロックパルスをマイナス
側の入力端子に入力することにより、バランス調整手段
のプラス側の出力端子から出力されるクロックパルス
と、マイナス側の出力端子から出力されるクロックパル
スとのそれぞれにおいて、電圧がＨｉｇｈ状態となる時
間は異なるものとなる。

【００３２】したがって、バランス調整手段のプラス側
の出力端子から出力されるクロックパルスと、マイナス
側の出力端子から出力されるクロックパルスとを、ハイ
サイド出力素子およびロウサイド出力素子を駆動するた
めの信号としてスイッチング手段に出力すれば、ハイサ
イド出力素子をオン状態にする時間と、ロウサイド出力
素子をオン状態とする時間とが異なるように設定するこ
とができる。

【００３３】それゆえ、ハイサイド出力素子またはロウ
サイド出力素子のいずれかに、ＤＣオフセットを与えた
状態とし、巡回ノイズによって発生するスペクトラム
を、可聴帯域外に押しやることができる。

【００３４】それゆえ、簡易な回路設計にて、巡回ノイ
ズが可聴帯域の出力信号に与える影響を低減することが
可能なアナログ／デジタル変換回路を提供することがで
きるという効果を奏する。

【００３５】

【発明の実施の形態】本発明の実施の一形態について図
１ないし図３に基づいて説明すれば、以下の通りであ
る。

【００３６】本実施の形態のアナログ／デジタル変換回
路１は、図２に示すように、アナログ／デジタルコンバ
ータ（以下、単にＡＤコンバータとする）２と、デッド
タイムコントロール回路（バランス調整手段）３と、レ
ベルシフト回路４と、第１ゲートドライバ回路（スイッ
チング手段、一方側スイッチング手段）５と、第２ゲー
トドライバ回路（スイッチング手段、他方側スイッチン
グ手段）６と、複数の出力ＦＥＴ（電界効果トランジス
タ：Field Effect Transistor ）７…とを備えている。

【００３７】ＡＤコンバータ２は、外部から差動入力さ
れたアナログ信号を、ＰＤＭ（Pulse Duration Modulat
ion ：パルス期間変調）デジタル信号に変調する。デッ
ドタイムコントロール回路３は、ＡＤコンバータ２から
入力されたＰＤＭデジタル信号のパルスの立ち上がりタ
イミングと立ち下がりタイミングとを調整して、レベル
シフト回路４に出力するものである。デッドタイムコン
トロール回路３の詳細な構成については、後述する。

【００３８】レベルシフト回路４は、デッドタイムコン
トロール回路３からの出力信号をレベルシフトするもの
である。さらに、レベルシフト回路４からのプラス出力
は、後述する第１ゲートドライバ回路５のＨｉｇｈ側
と、後述する第２ゲートドライバ回路６のＬｏｗ側に入
力されている。一方、レベルシフト回路４からのマイナ
ス出力は、第１ゲートドライバ回路５のＬｏｗ側と、第
２ゲートドライバ回路６のＨｉｇｈ側とに入力されてい
る。

【００３９】第１ゲートドライバ回路５は、Ｈｉｇｈ側
の出力およびＬｏｗ側の出力のそれぞれに接続された出
力ＦＥＴ（一方側ハイサイド出力素子、一方側ロウサイ
ド出力素子）７…を駆動するものである。同様に、第２
ゲートドライバ回路６は、Ｈｉｇｈ側の出力およびＬｏ
ｗ側の出力のそれぞれに接続された出力ＦＥＴ（他方側
ハイサイド出力素子、他方側ロウサイド出力素子）７…
を駆動するものである。

【００４０】上記の構成により、アナログ／デジタル変
換回路１は、ＡＤコンバータ２に入力されたアナログ信
号を、第１ゲートドライバ回路５に接続された出力ＦＥ
Ｔ７…と、第２ゲートドライバ回路６に接続された出力
ＦＥＴ７…とからデジタル信号としてそれぞれ出力す
る。出力ＦＥＴ７…からのデジタル信号は、ローパスフ
ィルタ８により高周波成分が除去され、外部の負荷９に
出力される。

【００４１】次に、本発明の特徴点であるデッドタイム
コントロール回路３の詳細な構成について説明する。

【００４２】図１に示すように、デッドタイムコントロ
ール回路３におけるプラス側入力とプラス側出力との間
には、抵抗Ｒ１と、ダイオードＤ１と、コンデンサＣ１
と、アンドゲートＵ１とが接続されている。同様に、デ
ッドタイムコントロール回路３におけるマイナス側入力
とマイナス側出力との間には、抵抗Ｒ２と、ダイオード
Ｄ２と、コンデンサＣ２と、アンドゲートＵ２とが接続
されている。

【００４３】なお、デッドタイムコントロール回路３に
おけるプラス側入力とプラス側出力との間の回路構成
と、マイナス側入力とマイナス側出力との間の回路構成
とは同じであるので、以下の説明では、プラス側入力と
プラス側出力との間の回路構成について代表して説明す
る。

【００４４】デッドタイムコントロール回路３における
プラス側入力とプラス側出力との間において、ダイオー
ドＤ１は、抵抗Ｒ１に対してフィードバック接続されて
いる。また、コンデンサＣ１の一方の接点は、抵抗Ｒ１
の出力とアンドゲートＵ１との間に接続されている。一
方、コンデンサＣ１の他方の接点は接地されている。

【００４５】上記の構成により、コンデンサＣ１は、Ａ
Ｄコンバータ２からデッドタイムコントロール回路３の
プラス側に入力されるデジタル信号に対して、時定数Ｒ
１Ｃ１により決定される応答特性により充電される。一
方、コンデンサＣ１が放電される場合には、放電電流は
ダイオードＤ１を経由するので、瞬時に放電が行われる
こととなる。

【００４６】すなわち、図３に示すように、デッドタイ
ムコントロール回路３における、プラス側の入力波形
と、プラス側出力波形とを比較した場合、出力波形の立
ち上がりが入力波形の立ち上がりに対して一定時間遅れ
ることとなる。一方、コンデンサＣ１の放電は瞬時に行
われるため、プラス側の入力波形と出力波形とを比較し
た場合に、立ち下がりは同一のタイミングとなる。

【００４７】上記の入出力波形における立ち上がりの時
間のずれをデッドタイムと称し、同図中ΔＴ１として示
している。このデッドタイムΔＴ１は、デッドタイムコ
ントロール回路３におけるプラス側の入出力を接続する
回路の時定数Ｒ１Ｃ１により決定されるものである。

【００４８】同様に、マイナス側の入力波形と出力波形
とを比較した場合、出力波形の立ち上がりは入力波形に
対してデッドタイムΔＴ２だけ遅れ、出力波形の立ち下
がりは入力波形の立ち下がりと同一タイミングとなる。
上記のデッドタイムΔＴ２は、デッドタイムコントロー
ル回路３におけるマイナス側の入出力を接続する回路の
時定数Ｒ２Ｃ２とにより決定されるものである。

【００４９】上記のデッドタイムΔＴ１の期間は、デッ
ドタイムコントロール回路３のプラス側の出力、および
マイナス側の出力はともにＬｏｗレベルである。同様
に、デッドタイムΔＴ２の期間も、プラス側、マイナス
側の出力は共にＬｏｗレベルとなる。すなわち、デッド
タイムΔＴ１・ΔＴ２の間は、第１および第２ゲートド
ライバ回路５・６のＨｉｇｈ側の出力ＦＥＴ７…と、Ｌ
ｏｗ側の出力ＦＥＴ７…とは、共にオフ状態となる。

【００５０】なお、上記のようにデッドタイムΔＴ１・
Ｔ２を設けていない場合、デッドタイムコントロール回
路３への入力波形と出力波形との立ち上がりおよび立ち
下がりタイミングが同一となり、出力ＦＥＴ７…の立ち
上がりおよび立ち下がりの遅れにより、Ｈｉｇｈ側の出
力ＦＥＴ７と、Ｌｏｗ側の出力ＦＥＴ７とを同時にオン
するタイミングが発生する。このように、Ｈｉｇｈ側の
出力ＦＥＴ７と、Ｌｏｗ側の出力ＦＥＴ７とを同時にオ
ンすると、回路素子の破壊を誘引し好ましくない。

【００５１】また、ΔＴ１と、ΔＴ２とは、巡回ノイズ
を回避するため、異なる値に設定されている。より具体
的には、ΔＴ１を決定する時定数Ｒ１Ｃ１と、ΔＴ２を
決定する時定数Ｒ２Ｃ２とが異なる値に設定されてい
る。以下、時定数Ｒ１Ｃ１とＲ２Ｃ２とが異なる値に設
定されている理由について説明する。

【００５２】ΔＴ１と、ΔＴ２とが同じ値である場合
は、時定数Ｒ１Ｃ１と時定数Ｒ２Ｃ２とは同じ値であ
る。この場合、デッドタイムコントロール回路３へのプ
ラス側に入力された電圧は、抵抗Ｒ１とコンデンサＣ１
とにより積分された後、入力電圧の１／２である電位に
て出力される。同様に、デッドタイムコントロール回路
３のマイナス側に入力された電圧も、抵抗Ｒ２とコンデ
ンサＣ２とにより積分された後、入力電圧の１／２であ
る電位にて出力される。なお、上記のように、入力電圧
の１／２である電位にて出力されるのは、出力電圧が入
力電圧の平均値となるからである。

【００５３】すなわち、デッドタイムコントロール回路
３からのプラス側出力およびマイナス側出力は、後段の
レベルシフト回路４（図２）、第１ゲートドライバ回路
５（図２）、および第２ゲートドライバ回路６（図２）
とを経由して、Ｈｉｇｈ側の出力ＦＥＴ７…と、Ｌｏｗ
側の出力ＦＥＴ７…とを、同じ電位にて駆動する。

【００５４】このような場合、巡回ノイズは、Ｈｉｇｈ
側の出力ＦＥＴ７…と、Ｌｏｗ側の出力ＦＥＴ７…とか
ら同じ電位で出力されてしまうので、出力信号に与える
影響が大きくなる。

【００５５】しかしながら、ΔＴ１とΔＴ２とが異なる
値である場合、デッドタイムコントロール回路３のプラ
ス側出力と、マイナス側出力とは、異なる電位となる。
したがって、デッドタイムコントロール回路３からのプ
ラス側出力およびマイナス側出力は、後段のレベルシフ
ト回路４（図２）、第１ゲートドライバ回路５（図
２）、および第２ゲートドライバ回路６（図２）とを経
由して、Ｈｉｇｈ側の出力ＦＥＴ７…と、Ｌｏｗ側の出
力ＦＥＴ７…とを、異なる電位にて駆動することにな
る。

【００５６】すなわち、ΔＴ１とΔＴ２とが異なる値で
ある場合、Ｈｉｇｈ側の出力ＦＥＴ７あるいはＬｏｗ側
の出力ＦＥＴ７のいずれかにＤＣオフセットを与えた状
態と同じ状態となる。したがって、巡回ノイズによって
発生するスペクトラムを、可聴帯域外に押しやることが
できる。

【００５７】このように、本実施の形態のアナログ／デ
ジタル変換回路１は、アナログ／デジタル変換されたデ
ジタル信号に基づいて、Ｈｉｇｈ側の出力ＦＥＴ７と、
Ｌｏｗ側の出力ＦＥＴ７とを交互に駆動することによ
り、デジタル信号を増幅出力する第１ゲートドライバ回
路５あるいは第２ゲートドライバ回路６を備えているア
ナログ／デジタル変換回路において、Ｈｉｇｈ側の出力
ＦＥＴ７をオン状態にする時間と、Ｌｏｗ側の出力ＦＥ
Ｔ７をオン状態にする時間とのバランスを調整するデッ
ドタイムコントロール回路３を備えているものである。

【００５８】上記の構成によれば、デッドタイムコント
ロール回路３により、Ｈｉｇｈ側の出力ＦＥＴ７をオン
状態にする時間と、Ｌｏｗ側の出力ＦＥＴ７をオン状態
とする時間とが異なるように設定することができる。す
なわち、Ｈｉｇｈ側の出力ＦＥＴ７と、Ｌｏｗ側の出力
ＦＥＴ７とを、異なる電位にて駆動することができる。
したがって、Ｈｉｇｈ側の出力ＦＥＴ７またはＬｏｗ側
の出力ＦＥＴ７のいずれかに、ＤＣオフセットを与えた
状態とすることができる。

【００５９】これにより、巡回ノイズによって発生する
スペクトラムを、可聴帯域外に押しやることができる。
また、Ｈｉｇｈ側の出力ＦＥＴ７をオン状態にする時間
と、Ｌｏｗ側の出力ＦＥＴ７をオン状態にする時間との
バランスは、アナログ／デジタル変換回路１内部におい
て調整可能であり、アナログ／デジタル変換回路１の出
力段や入力段に特別な回路を設ける必要が無い。

【００６０】それゆえ、簡易な回路設計にて、巡回ノイ
ズが可聴帯域の出力信号に与える影響を低減することが
可能なアナログ／デジタル変換回路１を提供することが
できるという効果を奏する。

【００６１】また、本実施の形態のアナログ／デジタル
変換回路１は、上記構成のアナログ／デジタル変換回路
１において、Ｈｉｇｈ側の出力ＦＥＴ７とＬｏｗ側の出
力ＦＥＴ７とを交互に駆動する第１ゲートドライバ回路
５と、Ｈｉｇｈ側の出力ＦＥＴ７とＬｏｗ側の出力ＦＥ
Ｔ７とを交互に駆動する第２ゲートドライバ回路６とを
備えているとともに、Ｈｉｇｈ側の出力ＦＥＴ７を駆動
する信号を入力するための第１ゲートドライバ回路５へ
の入力ラインと、Ｌｏｗ側の出力ＦＥＴ７を駆動する信
号を入力するための第２ゲートドライバ回路６への入力
とが接続されている一方、Ｌｏｗ側の出力ＦＥＴ７を駆
動する信号を入力するための第１ゲートドライバ回路５
への入力ラインと、Ｈｉｇｈ側の出力ＦＥＴ７を駆動す
る信号を入力するための第２ゲートドライバ回路６への
入力ラインとが接続されており、デッドタイムコントロ
ール回路３は、第１ゲートドライバ回路５におけるＨｉ
ｇｈ側の出力ＦＥＴ７をオン状態にする時間とＬｏｗ側
の出力ＦＥＴ７をオン状態にする時間とのバランス、お
よび第２ゲートドライバ回路６におけるＨｉｇｈ側の出
力ＦＥＴ７をオン状態にする時間とＬｏｗ側の出力ＦＥ
Ｔ７をオン状態とする時間とのバランスを調整するもの
である。

【００６２】上記の構成によれば、デッドタイムコント
ロール回路３により、第１ゲートドライバ回路５におけ
るＨｉｇｈ側の出力ＦＥＴ７をオン状態にする時間と、
Ｌｏｗ側の出力ＦＥＴ７をオン状態とする時間とが異な
るように設定することができる。同様に、第２ゲートド
ライバ回路６におけるＨｉｇｈ側の出力ＦＥＴ７をオン
状態にする時間と、Ｌｏｗ側の出力ＦＥＴ７をオン状態
とする時間とが異なるように設定することができる。

【００６３】すなわち、第１ゲートドライバ回路５にお
いてＨｉｇｈ側の出力ＦＥＴ７およびＬｏｗ側の出力Ｆ
ＥＴ７とを、異なる電位にて駆動することができる。し
たがって、第１ゲートドライバ回路５におけるＨｉｇｈ
側の出力ＦＥＴ７またはＬｏｗ側の出力ＦＥＴ７のいず
れかに、ＤＣオフセットを与えた状態とすることができ
る。同様に、第２ゲートドライバ回路６におけるＬｏｗ
側の出力ＦＥＴ７またはＨｉｇｈ側の出力ＦＥＴ７のい
ずれかについても、ＤＣオフセットを与えた状態とする
ことができる。

【００６４】これにより、巡回ノイズによって発生する
スペクトラムを、可聴帯域外に押しやることができる。
また、Ｈｉｇｈ側の出力ＦＥＴ７をオン状態にする時間
と、Ｌｏｗ側の出力ＦＥＴ７をオン状態にする時間との
バランスは、アナログ／デジタル変換回路１内部におい
て調整可能であり、アナログ／デジタル変換回路１の出
力段や入力段に特別な回路を設ける必要が無い。

【００６５】さらに、第１ゲートドライバ回路５におけ
るＨｉｇｈ側の出力ＦＥＴ７および第２ゲートドライバ
回路６におけるＬｏｗ側の出力ＦＥＴ７への入力ライン
が接続されているとともに、第１ゲートドライバ回路５
におけるＬｏｗ側の出力ＦＥＴ７および第２ゲートドラ
イバ回路６におけるＨｉｇｈ側の出力ＦＥＴ７への入力
ラインが接続されている。したがって、４つの出力素子
を、２つの入力信号で駆動することができ、回路設計を
簡略化することができる。

【００６６】それゆえ、より簡易な回路設計にて巡回ノ
イズが可聴帯域の出力信号に与える影響を低減すること
が可能なアナログ／デジタル変換回路１を提供すること
ができるという効果を奏する。

【００６７】また、本実施の形態のアナログ／デジタル
変換回路１は、デッドタイムコントロール回路３は、プ
ラス側の入力端子および出力端子と、マイナス側の入力
端子および出力端子とを備えているとともに、プラス側
の入力端子と出力端子との間、およびマイナス側の入力
端子と出力端子との間には、抵抗Ｒ１（Ｒ２）と、抵抗
Ｒ１（Ｒ２）と直列に接続されたコンデンサＣ１（Ｃ
２）と、抵抗Ｒ１（Ｒ２）にフィードバック接続された
ダイオードＤ１（Ｄ２）とを有している回路がそれぞれ
接続されている一方、プラス側の入力端子と出力端子と
の間に接続された抵抗Ｒ１とコンデンサＣ１とにより決
定される時定数Ｒ１Ｃ１と、マイナス側の入力端子と出
力端子との間に接続された抵抗Ｒ２とコンデンサＣ２と
により決定される時定数Ｒ２Ｃ２とが異なるものであ
る。

【００６８】上記の構成によれば、デッドタイムコント
ロール回路３は、抵抗Ｒ１（Ｒ２）とコンデンサＣ１
（Ｃ２）とからなる積分回路を構成するとともに、抵抗
Ｒ１（Ｒ２）にはダイオードＤ１（Ｄ２）がフィードバ
ック接続されている。また、デッドタイムコントロール
回路３におけるプラス側の入力端子と出力端子との間に
接続された抵抗Ｒ１とコンデンサＣ１とにより決定され
る時定数Ｒ１Ｃ１と、デッドタイムコントロール回路３
におけるマイナス側の入力端子と出力端子との間に接続
された抵抗Ｒ２とコンデンサＣ２とにより決定される時
定数Ｒ２Ｃ２とが異なる。

【００６９】したがって、デッドタイムコントロール回
路３のプラス側の入力端子にあるクロックパルスを入力
すると、プラス側の出力端子には、クロックパルスより
も立ち上がりタイミングが時間ΔＴ１だけ遅れ、上記ク
ロックパルスと立ち下がりタイミングが同じであるクロ
ックパルスが出力される。

【００７０】また、マイナス側の入力端子には、プラス
側の入力端子に入力されたクロックパルスを反転したク
ロックパルスが入力される。そして、マイナス側の出力
端子には、上記の反転されたクロックパルスよりも立ち
上がりが時間ΔＴ２だけ遅れ、反転されたクロックパル
スと立ち下がりタイミングが同じであるクロックパルス
が出力される。

【００７１】ここで、プラス側の入力端子と出力端子と
の間に接続された抵抗Ｒ１とコンデンサＣ１とにより決
定される時定数Ｒ１Ｃ１と、マイナス側の入力端子と出
力端子との間に接続された抵抗Ｒ２とコンデンサＣ２と
により決定される時定数Ｒ２Ｃ２とが異なるため、上記
のΔＴ１とΔＴ２とは、異なる値となる。

【００７２】すなわち、デッドタイムコントロール回路
３のプラス側の出力端子から出力されるクロックパルス
と、マイナス側の出力端子から出力されるクロックパル
スとのそれぞれにおいて、電圧がＨｉｇｈ状態となる時
間は異なるものとなる。したがって、デッドタイムコン
トロール回路３のプラス側の出力端子から出力されるク
ロックパルスと、マイナス側の出力端子から出力される
クロックパルスとを、Ｈｉｇｈ側の出力ＦＥＴ７および
Ｌｏｗ側の出力ＦＥＴ７を駆動するための信号として第
１ゲートドライバ回路５あるいは第２ゲートドライバ回
路６に出力すれば、Ｈｉｇｈ側の出力ＦＥＴ７をオン状
態にする時間と、Ｌｏｗ側の出力ＦＥＴ７をオン状態と
する時間とが異なるように設定することができる。

【００７３】それゆえ、Ｈｉｇｈ側の出力ＦＥＴ７また
はＬｏｗ側の出力ＦＥＴ７のいずれかに、ＤＣオフセッ
トを与えた状態とし、巡回ノイズによって発生するスペ
クトラムを、可聴帯域外に押しやることができる。ま
た、巡回ノイズを回避するための構成を、デッドタイム
コントロール回路３に、抵抗Ｒ１（Ｒ２）と、コンデン
サＣ１（Ｃ２）と、ダイオードＤ１（Ｄ２）とにより構
成するという簡易な構成により実現することができる。

【００７４】これにより、より簡易な回路設計にて巡回
ノイズが可聴帯域の出力信号に与える影響を低減するこ
とが可能なアナログ／デジタル変換回路１を提供するこ
とができるという効果を奏する。

【００７５】また、本実施の形態のアナログ／デジタル
変換回路１は、上記構成のアナログ／デジタル変換回路
１において、デッドタイムコントロール回路３は、プラ
ス側の入力端子および出力端子と、マイナス側の入力端
子および出力端子とを備えているとともに、上記プラス
側の入力端子に入力されるデジタル信号の立ち上がりを
時間ΔＴ１だけ遅延させる一方、該デジタル信号の立ち
下がりを遅延させずに上記プラス側の出力端子に出力す
るとともに、上記マイナス側の入力端子に入力されるデ
ジタル信号の立ち上がりを上記ΔＴ１と異なる時間であ
る時間ΔＴ２だけ遅延させる一方、該デジタル信号の立
ち下がりを遅延させずに上記プラス側の出力端子に出力
するものである。

【００７６】上記の構成によれば、デッドタイムコント
ロール回路３のプラス側の入力端子にあるクロックパル
スを入力し、そのクロックパルスを反転したクロックパ
ルスをマイナス側の入力端子に入力することにより、デ
ッドタイムコントロール回路３のプラス側の出力端子か
ら出力されるクロックパルスと、マイナス側の出力端子
から出力されるクロックパルスとのそれぞれにおいて、
電圧がＨｉｇｈ状態となる時間は異なるものとなる。

【００７７】したがって、デッドタイムコントロール回
路３のプラス側の出力端子から出力されるクロックパル
スと、マイナス側の出力端子から出力されるクロックパ
ルスとを、Ｈｉｇｈ側の出力ＦＥＴ７およびＬｏｗ側の
出力ＦＥＴ７を駆動するための信号としてスイッチング
手段に出力すれば、Ｈｉｇｈ側の出力ＦＥＴ７をオン状
態にする時間と、Ｌｏｗ側の出力ＦＥＴ７をオン状態と
する時間とが異なるように設定することができる。

【００７８】それゆえ、Ｈｉｇｈ側の出力ＦＥＴ７また
はＬｏｗ側の出力ＦＥＴ７のいずれかに、ＤＣオフセッ
トを与えた状態とし、巡回ノイズによって発生するスペ
クトラムを、可聴帯域外に押しやることができる。

【００７９】それゆえ、簡易な回路設計にて、巡回ノイ
ズが可聴帯域の出力信号に与える影響を低減することが
可能なアナログ／デジタル変換回路１を提供することが
できるという効果を奏する。

【００８０】なお、本発明のアナログ／デジタル変換回
路は、アナログ信号入力部と、上記アナログ信号をデジ
タル信号に変換するＡＤ変換部と、ハイサイド出力素子
とロウサイド出力素とのペアーによって構成されるもの
であって、上記ＡＤ変換部から出力された信号を増幅出
力するスイッチング手段と、上記スイッチング手段に貫
通電流が流れるのを防止する為のデッドタイムコントロ
ール手段とを備えたアナログ／デジタル変換回路におい
て、上記デッドタイムコントロール手段において、上記
ハイサイド出力素子および上記ロウサイド出力素子に与
える電圧付与時間のバランスを調整するバランス調整手
段を設ける構成であってもよい。

【００８１】また、本発明のアナログ／デジタル変換回
路は、上記構成のアナログ／デジタル変換回路におい
て、上記スイッチング手段は、ハイサイド出力素子とロ
ウサイド出力素子とが交互に出力する一方の出力手段
と、ハイサイド出力素子とロウサイド出力素子とが交互
に出力する他方の出力手段とを備え、一方の出力手段の
ハイサイド出力素子と他方の出力手段のロウサイド出力
素子と、他方の出力手段のハイサイド出力素子と一方の
出力手段のロウサイド出力素子とが交互に結線されるこ
とによって、上記ＡＤ変換部から出力された信号を増幅
出力する平衡出力スイッチング手段である構成であって
もよい。

【００８２】また、本発明のアナログ／デジタル変換回
路は、上記構成のアナログ／デジタル変換回路におい
て、上記バランス調整手段はコンデンサおよび抵抗によ
る遅延特性と帰還ダイオードの瞬時応答特性を利用して
なる構成であってもよい。

【００８３】また、本発明のアナログ／デジタル変換回
路は、上記構成のアナログ／デジタル変換回路におい
て、上記バランス調整手段はプラス入力の立ち上がり時
にΔＴ１時間遅延させ、プラス入力の立ち下がり時は遅
延させず、マイナス入力の立ち上がり時はΔＴ２時間遅
延させ、マイナス入力の立ち下がり時は遅延させず、Δ
Ｔ１とΔＴ２に時間差を設ける構成であってもよい。

【００８４】

【発明の効果】本発明のアナログ／デジタル変換回路
は、以上のように、ハイサイド出力素子をオン状態にす
る時間と、ロウサイド出力素子をオン状態にする時間と
のバランスを調整するバランス調整手段を備えているも
のである。

【００８５】上記の構成によれば、ハイサイド出力素子
またはロウサイド出力素子のいずれかに、ＤＣオフセッ
トを与えた状態とすることができる。これにより、巡回
ノイズによって発生するスペクトラムを、可聴帯域外に
押しやることができる。

【００８６】また、ハイサイド出力素子をオン状態にす
る時間と、ロウサイド出力素子をオン状態にする時間と
のバランスは、アナログ／デジタル変換回路内部におい
て調整可能であり、アナログ／デジタル変換回路の出力
段や入力段に特別な回路を設ける必要が無い。

【００８７】それゆえ、簡易な回路設計にて、巡回ノイ
ズが可聴帯域の出力信号に与える影響を低減することが
可能なアナログ／デジタル変換回路を提供することがで
きるという効果を奏する。

【００８８】また、本発明のアナログ／デジタル変換回
路は、以上のように、上記構成のアナログ／デジタル変
換回路において、上記スイッチング手段は、一方側ハイ
サイド出力素子と一方側ロウサイド出力素子とを交互に
駆動する一方側スイッチング手段と、他方側ハイサイド
出力素子と他方側ロウサイド出力素子とを交互に駆動す
る他方側スイッチング手段とを含んでいるとともに、上
記一方側ハイサイド出力素子を駆動する信号を入力する
ための上記一方側スイッチング手段への入力ラインと、
上記他方側ロウサイド出力素子を駆動する信号を入力す
るための上記他方側スイッチング手段への入力とが接続
されている一方、上記一方側ロウサイド出力素子を駆動
する信号を入力するための上記一方側スイッチング手段
への入力ラインと、上記他方側ハイサイド出力素子を駆
動する信号を入力するための上記他方側スイッチング手
段への入力ラインとが接続されており、上記バランス調
整手段は、上記一方側ハイサイド出力素子をオン状態に
する時間と上記一方側ロウサイド出力素子をオン状態に
する時間とのバランス、および他方側ハイサイド出力素
子をオン状態にする時間と上記他方側ロウサイド出力素
子をオン状態とする時間とのバランスを調整するもので
ある。

【００８９】上記の構成によれば、一方側ハイサイド出
力素子または一方側ロウサイド出力素子のいずれかに、
ＤＣオフセットを与えた状態とすることができる。同様
に、他方側ロウサイド出力素子または他方側ハイサイド
出力素子のいずれかについても、ＤＣオフセットを与え
た状態とすることができる。これにより、巡回ノイズに
よって発生するスペクトラムを、可聴帯域外に押しやる
ことができる。

【００９０】また、ハイサイド出力素子をオン状態にす
る時間と、上記ロウサイド出力素子をオン状態にする時
間とのバランスは、アナログ／デジタル変換回路内部に
おいて調整可能であり、アナログ／デジタル変換回路の
出力段や入力段に特別な回路を設ける必要が無い。

【００９１】さらに、一方側ハイサイド出力素子および
他方側ロウサイド出力素子への入力ラインが接続されて
いるとともに、一方側ロウサイド出力素子および他方側
ハイサイド出力素子への入力ラインが接続されている。
したがって、４つの出力素子を、２つの入力信号で駆動
することができ、回路設計を簡略化することができる。

【００９２】それゆえ、より簡易な回路設計にて巡回ノ
イズが可聴帯域の出力信号に与える影響を低減すること
が可能なアナログ／デジタル変換回路を提供することが
できるという効果を奏する。

【００９３】また、本発明のアナログ／デジタル変換回
路は、以上のように、上記構成のアナログ／デジタル変
換回路において、上記バランス調整手段は、プラス側の
入力端子および出力端子と、マイナス側の入力端子およ
び出力端子とを備えているとともに、上記プラス側の入
力端子と出力端子との間、および上記マイナス側の入力
端子と出力端子との間には、抵抗と、上記抵抗と直列に
接続されたコンデンサと、上記抵抗にフィードバック接
続されたダイオードとを有している回路がそれぞれ接続
されている一方、上記プラス側の入力端子と出力端子と
の間に接続された上記抵抗と上記コンデンサとにより決
定される時定数と、上記マイナス側の入力端子と出力端
子との間に接続された上記抵抗と上記コンデンサとによ
り決定される時定数とが異なるものである。

【００９４】上記の構成によれば、バランス調整手段の
プラス側の出力端子から出力されるクロックパルスと、
マイナス側の出力端子から出力されるクロックパルスと
を、ハイサイド出力素子およびロウサイド出力素子を駆
動するための信号としてスイッチング手段に出力すれ
ば、ハイサイド出力素子をオン状態にする時間と、ロウ
サイド出力素子をオン状態とする時間とが異なるように
設定することができる。それゆえ、ハイサイド出力素子
またはロウサイド出力素子のいずれかに、ＤＣオフセッ
トを与えた状態とし、巡回ノイズによって発生するスペ
クトラムを、可聴帯域外に押しやることができる。

【００９５】また、巡回ノイズを回避するための構成
を、バランス調整手段に、抵抗と、コンデンサと、ダイ
オードとにより構成するという簡易な構成により実現す
ることができる。

【００９６】それゆえ、より簡易な回路設計にて巡回ノ
イズが可聴帯域の出力信号に与える影響を低減すること
が可能なアナログ／デジタル変換回路を提供することが
できるという効果を奏する。

【００９７】また、本発明のアナログ／デジタル変換回
路は、以上のように、上記構成のアナログ／デジタル変
換回路において、上記バランス調整手段は、プラス側の
入力端子および出力端子と、マイナス側の入力端子およ
び出力端子とを備えているとともに、上記プラス側の入
力端子に入力されるデジタル信号の立ち上がりを時間Δ
Ｔ１だけ遅延させる一方、該デジタル信号の立ち下がり
を遅延させずに上記プラス側の出力端子に出力するとと
もに、上記マイナス側の入力端子に入力されるデジタル
信号の立ち上がりを上記ΔＴ１と異なる時間である時間
ΔＴ２だけ遅延させる一方、該デジタル信号の立ち下が
りを遅延させずに上記プラス側の出力端子に出力するも
のである。

【００９８】上記の構成によれば、バランス調整手段の
プラス側の出力端子から出力されるクロックパルスと、
マイナス側の出力端子から出力されるクロックパルスと
を、ハイサイド出力素子およびロウサイド出力素子を駆
動するための信号としてスイッチング手段に出力すれ
ば、ハイサイド出力素子をオン状態にする時間と、ロウ
サイド出力素子をオン状態とする時間とが異なるように
設定することができる。それゆえ、ハイサイド出力素子
またはロウサイド出力素子のいずれかに、ＤＣオフセッ
トを与えた状態とし、巡回ノイズによって発生するスペ
クトラムを、可聴帯域外に押しやることができる。

【００９９】それゆえ、簡易な回路設計にて、巡回ノイ
ズが可聴帯域の出力信号に与える影響を低減することが
可能なアナログ／デジタル変換回路を提供することがで
きるという効果を奏する。

【図面の簡単な説明】

【図１】本発明のアナログ／デジタル変換回路の一実施
形態におけるデッドタイムコントロール回路を示す回路
図である。

【図２】図１のデッドタイムコントロール回路を備える
アナログ／デジタル変換回路を示すブロック図である。

【図３】図１のデッドタイムコントロール回路への入出
力信号の波形を示すタイミングチャートである。

【符号の説明】

１ アナログ／デジタル変換回路 ３ デッドタイムコントロール回路（バランス調整手
段） ５ 第１ゲートドライバ回路（スイッチング手段、一
方側スイッチング手段） ６ 第２ゲートドライバ回路（スイッチング手段、他
方側スイッチング手段） ７ 出力ＦＥＴ（ハイサイド出力素子、ロウサイド出
力素子、一方側／他方側ハイサイド出力素子、一方側／
他方側ロウサイド出力素子） Ｃ１ コンデンサ Ｃ２ コンデンサ Ｄ１ ダイオード Ｄ２ ダイオード Ｒ１ 抵抗 Ｒ２ 抵抗

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J022 AA12 AA16 AB08 BA02 CA07 CE02 CF07 5J055 AX29 BX16 DX10 DX13 DX60 DX83 EX07 EY01 EY10 EY12 EY21 EZ01 EZ20 EZ24 FX08 FX12 FX19 GX02

Claims (4)

【特許請求の範囲】
1. 【請求項１】アナログ／デジタル変換されたデジタル信
   号に基づいて、ハイサイド出力素子と、ロウサイド出力
   素子とを交互に駆動することにより、上記デジタル信号
   を増幅出力するスイッチング手段を備えているアナログ
   ／デジタル変換回路において、 上記ハイサイド出力素子をオン状態にする時間と、上記
   ロウサイド出力素子をオン状態にする時間とのバランス
   を調整するバランス調整手段を備えていることを特徴と
   するアナログ／デジタル変換回路。
2. 【請求項２】上記スイッチング手段は、 一方側ハイサイド出力素子と一方側ロウサイド出力素子
   とを交互に駆動する一方側スイッチング手段と、 他方側ハイサイド出力素子と他方側ロウサイド出力素子
   とを交互に駆動する他方側スイッチング手段とを含んで
   いるとともに、 上記一方側ハイサイド出力素子を駆動する信号を入力す
   るための上記一方側スイッチング手段への入力ライン
   と、上記他方側ロウサイド出力素子を駆動する信号を入
   力するための上記他方側スイッチング手段への入力とが
   接続されている一方、 上記一方側ロウサイド出力素子を駆動する信号を入力す
   るための上記一方側スイッチング手段への入力ライン
   と、上記他方側ハイサイド出力素子を駆動する信号を入
   力するための上記他方側スイッチング手段への入力ライ
   ンとが接続されており、 上記バランス調整手段は、上記一方側ハイサイド出力素
   子をオン状態にする時間と上記一方側ロウサイド出力素
   子をオン状態にする時間とのバランス、および他方側ハ
   イサイド出力素子をオン状態にする時間と上記他方側ロ
   ウサイド出力素子をオン状態とする時間とのバランスを
   調整することを特徴とする請求項１に記載のアナログ／
   デジタル変換回路。
3. 【請求項３】上記バランス調整手段は、プラス側の入力
   端子および出力端子と、マイナス側の入力端子および出
   力端子とを備えているとともに、 上記プラス側の入力端子と出力端子との間、および上記
   マイナス側の入力端子と出力端子との間には、 抵抗と、 上記抵抗と直列に接続されたコンデンサと、 上記抵抗にフィードバック接続されたダイオードとを有
   している回路がそれぞれ接続されている一方、 上記プラス側の入力端子と出力端子との間に接続された
   上記抵抗と上記コンデンサとにより決定される時定数
   と、上記マイナス側の入力端子と出力端子との間に接続
   された上記抵抗と上記コンデンサとにより決定される時
   定数とが異なることを特徴とする請求項１または２に記
   載のアナログ／デジタル変換回路。
4. 【請求項４】上記バランス調整手段は、 プラス側の入力端子および出力端子と、マイナス側の入
   力端子および出力端子とを備えているとともに、 上記プラス側の入力端子に入力されるデジタル信号の立
   ち上がりを時間ΔＴ１だけ遅延させる一方、該デジタル
   信号の立ち下がりを遅延させずに上記プラス側の出力端
   子に出力するとともに、 上記マイナス側の入力端子に入力されるデジタル信号の
   立ち上がりを上記ΔＴ１と異なる時間である時間ΔＴ２
   だけ遅延させる一方、該デジタル信号の立ち下がりを遅
   延させずに上記プラス側の出力端子に出力することを特
   徴とする請求項１または２に記載のアナログ／デジタル
   変換回路。