JP2006254515A5 - - Google Patents

Description

アナログ／デジタル変換回路

本発明は、完全な０レベルの入力信号に対してアナログ／デジタル変換回路のループ特性に応じて発生するノイズが可聴帯域の出力信号に与える影響を回避することが可能なアナログ／デジタル変換回路に関する。

音響機器等に搭載される、アナログ信号をデジタル信号に変換するアナログ／デジタル変換回路については、完全な０レベルの入力信号に対してアナログ／デジタル変換回路のループ特性に応じて発生するノイズ（以下、単にこのようなノイズを「巡回ノイズ」と称す）が可聴帯域の出力信号に与える影響が問題とされている。

上記の巡回ノイズの対策として、以下に説明するような２通りの方法が従来講じられていた。

その１つの方法は、アナログ／デジタル変換回路の帯域外の信号をディザとして混入する方法である。たとえば、帯域が２０ＫＨｚのアナログ／デジタル変換回路に対して、１００ＫＨｚ程度の大きな周波数の信号をディザとして混入する。これにより、入力信号が完全な「０」レベルであるときにも、入力信号が１００ＫＨｚである場合と同様となる。したがって、巡回ノイズ成分を可聴帯域外に押しやることができる。

もう１つの方法は、ＤＣオフセットを入力信号に加算する方法である。たとえば、帯域が２０ＫＨｚのアナログ／デジタル変換回路に対して、１００ＫＨｚ程度まで入力信号にＤＣオフセットを加算する。これにより、入力信号が完全な「０」レベルであるときにも、入力信号が１００ＫＨｚである場合と同様となる。したがって、巡回ノイズ成分を可聴帯域外に押しやることができる。

しかしながら、上記したディザを混入する方法では、ディザを生成するとともに、アナログ／デジタル変換回路の出力段において、ディザを除去する必要がある。そのようなディザの生成および除去のための回路をアナログ／デジタル変換回路に備えている必要があり、アナログ／デジタル変換回路の回路設計が複雑になるという問題点が生ずる。

一方、ＤＣオフセットを入力信号に加算する方法においては、アナログ／デジタル変換回路の出力段におけるＤＣオフセットの影響を無くすため、ハイパスフィルターをアナログ／デジタル変換回路の出力段に備えている必要がある。したがって、上記したディザを混入する方法と同様に、アナログ／デジタル変換回路の回路設計が複雑になるという問題が生じる。

本発明は、上記従来の問題点に鑑みなされたものであって、その目的は、簡易な回路設計にて、巡回ノイズが可聴帯域の出力信号に与える影響を低減することが可能なアナログ／デジタル変換回路を提供することにある。

本発明のアナログ／デジタル変換回路は、上記課題を解決するため、アナログ／デジタル変換されたデジタル信号に基づいて、ハイサイド出力素子と、ロウサイド出力素子とを交互に駆動することにより、上記デジタル信号を増幅出力するスイッチング手段を備え、上記ハイサイド出力素子をオン状態にする時間と、上記ロウサイド出力素子をオン状態にする時間とが異なるように設定することができるバランス調整手段を備えるアナログ／デジタル変換回路であって、上記バランス調整手段を用いて、上記ハイサイド出力素子及び上記ロウサイド出力素子のいずれかに、ＤＣオフセットを与えた状態と同じ状態にすることを特徴としている。

また、本発明のアナログ／デジタル変換回路は、上記構成にくわえて、上記バランス調整手段は、上記ハイサイド出力素子と上記ロウサイド出力素子とを異なる電位で駆動することで、上記ハイサイド出力素子及び上記ロウサイド出力素子のいずれかに、ＤＣオフセットを与えた状態と同じ状態にすることが好ましい。

また、本発明のアナログ／デジタル変換回路は、上記構成にくわえて、上記バランス調整手段は、上記ハイサイド出力素子及び上記ロウサイド出力素子のいずれかに、ＤＣオフセットを与えた状態と同じ状態にすることで、完全な０レベルの入力信号に対してアナログ／デジタル変換回路のループ特性に応じて発生する巡回ノイズによって発生するスペクトラムを、可聴帯域外に押しやることが好ましい。

すなわち、アナログ／デジタル変換回路は、アナログ／デジタル変換されたデジタル信号に基づいて、ハイサイド出力素子と、ロウサイド出力素子とを、スイッチング手段を用いて交互に駆動することにより、上記デジタル信号を増幅出力する。

ところで、アナログ／デジタル変換回路においては、完全な０レベルの入力信号に対してアナログ／デジタル変換回路のループ特性に応じて発生するノイズ（巡回ノイズ）が可聴帯域の出力信号に与える影響が問題とされている。

そこで、本発明では、特に、上記ハイサイド出力素子をオン状態にする時間と、および上記ロウサイド出力素子をオン状態にする時間とが異なるように設定することで、完全な０レベルの入力信号に対してアナログ／デジタル変換回路のループ特性に応じて発生する巡回ノイズによって発生するスペクトラムを、可聴帯域外に押しやる。

上記の構成によれば、ハイサイド出力素子をオン状態にする時間と、ロウサイド出力素子をオン状態とする時間とが異なるように設定することができる。すなわち、ハイサイド出力素子と、ロウサイド出力素子とを、異なる電位にて駆動することができる。したがって、ハイサイド出力素子またはロウサイド出力素子のいずれかに、ＤＣオフセットを与えた状態と同じ状態とすることができる。

これにより、巡回ノイズによって発生するスペクトラムを、可聴帯域外に押しやることができる。また、ハイサイド出力素子をオン状態にする時間と、上記ロウサイド出力素子をオン状態にする時間とのバランスは、アナログ／デジタル変換回路内部において調整可能であり、アナログ／デジタル変換回路の出力段や入力段に特別な回路を設ける必要が無い。

それゆえ、簡易な回路設計にて、巡回ノイズが可聴帯域の出力信号に与える影響を低減することが可能なアナログ／デジタル変換回路を提供することができるという効果を奏する。

また、本発明のアナログ／デジタル変換回路は、上記構成にくわえて、上記バランス調整手段は、プラス側の入力端子および出力端子と、マイナス側の入力端子および出力端子とを備えているとともに、上記プラス側の入力端子と出力端子との間、および上記マイナス側の入力端子と出力端子との間には、抵抗と、上記抵抗と直列に接続されたコンデンサと、上記抵抗にフィードバック接続されたダイオードとを有している回路がそれぞれ接続されている一方、上記プラス側の入力端子と出力端子との間に接続された上記抵抗と上記コンデンサとにより決定される時定数と、上記マイナス側の入力端子と出力端子との間に接続された上記抵抗と上記コンデンサとにより決定される時定数とが異なることが好ましい。

上記の構成によれば、バランス調整手段は、抵抗とコンデンサとからなる積分回路を構成するとともに、抵抗にはダイオードがフィードバック接続されている。また、バランス調整手段におけるプラス側の入力端子と出力端子との間に接続された抵抗とコンデンサとにより決定される時定数と、バランス調整手段におけるマイナス側の入力端子と出力端子との間に接続された抵抗とコンデンサとにより決定される時定数とが異なる。

したがって、バランス調整手段のプラス側の入力端子にあるクロックパルスを入力すると、プラス側の出力端子には、上記クロックパルスよりも立ち上がりタイミングが時間ΔＴ１だけ遅れ、上記クロックパルスと立ち下がりタイミングが同じであるクロックパルスが出力される。

また、マイナス側の入力端子には、プラス側の入力端子に入力されたクロックパルスを反転したクロックパルスが入力される。そして、マイナス側の出力端子には、上記の反転されたクロックパルスよりも立ち上がりが時間ΔＴ２だけ遅れ、反転されたクロックパルスと立ち下がりタイミングが同じであるクロックパルスが出力される。

ここで、プラス側の入力端子と出力端子との間に接続された抵抗とコンデンサとにより決定される時定数と、マイナス側の入力端子と出力端子との間に接続された抵抗とコンデンサとにより決定される時定数とが異なるため、上記のΔＴ１とΔＴ２とは、異なる値となる。

すなわち、バランス調整手段のプラス側の出力端子から出力されるクロックパルスと、マイナス側の出力端子から出力されるクロックパルスとのそれぞれにおいて、電圧がＨｉｇｈ状態となる時間は異なるものとなる。したがって、バランス調整手段のプラス側の出力端子から出力されるクロックパルスと、マイナス側の出力端子から出力されるクロックパルスとを、ハイサイド出力素子およびロウサイド出力素子を駆動するための信号としてスイッチング手段に出力すれば、ハイサイド出力素子をオン状態にする時間と、ロウサイド出力素子をオン状態とする時間とが異なるように設定することができる。

それゆえ、ハイサイド出力素子またはロウサイド出力素子のいずれかに、ＤＣオフセットを与えた状態と同じ状態とし、巡回ノイズによって発生するスペクトラムを、可聴帯域外に押しやることができる。また、巡回ノイズを回避するための構成を、バランス調整手段に、抵抗と、コンデンサと、ダイオードとにより構成するという簡易な構成により実現することができる。

これにより、より簡易な回路設計にて巡回ノイズが可聴帯域の出力信号に与える影響を低減することが可能なアナログ／デジタル変換回路を提供することができるという効果を奏する。

また、本発明のアナログ／デジタル変換回路は、上記構成にくわえて、上記バランス調整手段は、プラス側の入力端子および出力端子と、マイナス側の入力端子および出力端子とを備えているとともに、上記プラス側の入力端子に入力されるデジタル信号の立ち上がりを時間ΔＴ１だけ遅延させる一方、該デジタル信号の立ち下がりを遅延させずに上記プラス側の出力端子に出力するとともに、上記マイナス側の入力端子に入力されるデジタル信号の立ち上がりを上記ΔＴ１と異なる時間である時間ΔＴ２だけ遅延させる一方、該デジタル信号の立ち下がりを遅延させずに上記マイナス側の出力端子に出力することが好ましい。

上記の構成によれば、バランス調整手段のプラス側の入力端子にあるクロックパルスを入力し、そのクロックパルスを反転したクロックパルスをマイナス側の入力端子に入力することにより、バランス調整手段のプラス側の出力端子から出力されるクロックパルスと、マイナス側の出力端子から出力されるクロックパル
スとのそれぞれにおいて、電圧がＨｉｇｈ状態となる時間は異なるものとなる。

したがって、バランス調整手段のプラス側の出力端子から出力されるクロックパルスと、マイナス側の出力端子から出力されるクロックパルスとを、ハイサイド出力素子およびロウサイド出力素子を駆動するための信号としてスイッチング手段に出力すれば、ハイサイド出力素子をオン状態にする時間と、ロウサイド出力素子をオン状態とする時間とが異なるように設定することができる。

それゆえ、ハイサイド出力素子またはロウサイド出力素子のいずれかに、ＤＣオフセットを与えた状態と同じ状態とし、巡回ノイズによって発生するスペクトラムを、可聴帯域外に押しやることができる。

それゆえ、簡易な回路設計にて、巡回ノイズが可聴帯域の出力信号に与える影響を低減することが可能なアナログ／デジタル変換回路を提供することができるという効果を奏する。

本発明のアナログ／デジタル変換回路は、以上のように、アナログ／デジタル変換されたデジタル信号に基づいて、ハイサイド出力素子と、ロウサイド出力素子とを交互に駆動することにより、上記デジタル信号を増幅出力するスイッチング手段を備え、上記ハイサイド出力素子をオン状態にする時間と、上記ロウサイド出力素子をオン状態にする時間とが異なるように設定することができるバランス調整手段を備えるアナログ／デジタル変換回路であって、上記バランス調整手段を用いて、上記ハイサイド出力素子及び上記ロウサイド出力素子のいずれかに、ＤＣオフセットを与えた状態と同じ状態にするものである。

上記の構成によれば、ハイサイド出力素子またはロウサイド出力素子のいずれかに、ＤＣオフセットを与えた状態と同じ状態とすることができる。これにより、巡回ノイズによって発生するスペクトラムを、可聴帯域外に押しやることができる。

また、ハイサイド出力素子をオン状態にする時間と、ロウサイド出力素子をオン状態にする時間とのバランスは、アナログ／デジタル変換回路内部において調整可能であり、アナログ／デジタル変換回路の出力段や入力段に特別な回路を設ける必要が無い。

それゆえ、簡易な回路設計にて、巡回ノイズが可聴帯域の出力信号に与える影響を低減することが可能なアナログ／デジタル変換回路を提供することができるという効果を奏する。

本発明の実施の一形態について図１ないし図３に基づいて説明すれば、以下の通りである。

本実施の形態のアナログ／デジタル変換回路１は、図２に示すように、アナログ／デジタルコンバータ（以下、単にＡＤコンバータとする）２と、デッドタイムコントロール回路（バランス調整手段）３と、レベルシフト回路４と、第１ゲートドライバ回路（スイッチング手段、一方側スイッチング手段）５と、第２ゲートドライバ回路（スイッチング手段、他方側スイッチング手段）６と、複数の出力ＦＥＴ（電界効果トランジスタ：Field Effect Transistor ）７…とを備えている。

ＡＤコンバータ２は、外部から差動入力されたアナログ信号を、ＰＤＭ（Pulse Duration Modulation ：パルス期間変調）デジタル信号に変調する。デッドタイムコントロール回路３は、ＡＤコンバータ２から入力されたＰＤＭデジタル信号のパルスの立ち上がりタイミングと立ち下がりタイミングとを調整して、レベルシフト回路４に出力するものである。デッドタイムコントロール回路３の詳細な構成については、後述する。

レベルシフト回路４は、デッドタイムコントロール回路３からの出力信号をレベルシフトするものである。さらに、レベルシフト回路４からのプラス出力は、後述する第１ゲートドライバ回路５のＨｉｇｈ側と、後述する第２ゲートドライバ回路６のＬｏｗ側に入力されている。一方、レベルシフト回路４からのマイナス出力は、第１ゲートドライバ回路５のＬｏｗ側と、第２ゲートドライバ回路６のＨｉｇｈ側とに入力されている。

第１ゲートドライバ回路５は、Ｈｉｇｈ側の出力およびＬｏｗ側の出力のそれぞれに接続された出力ＦＥＴ（一方側ハイサイド出力素子、一方側ロウサイド出力素子）７…を駆動するものである。同様に、第２ゲートドライバ回路６は、Ｈｉｇｈ側の出力およびＬｏｗ側の出力のそれぞれに接続された出力ＦＥＴ（他方側ハイサイド出力素子、他方側ロウサイド出力素子）７…を駆動するものである。

上記の構成により、アナログ／デジタル変換回路１は、ＡＤコンバータ２に入力されたアナログ信号を、第１ゲートドライバ回路５に接続された出力ＦＥＴ７…と、第２ゲートドライバ回路６に接続された出力ＦＥＴ７…とからデジタル信号としてそれぞれ出力する。出力ＦＥＴ７…からのデジタル信号は、ローパスフィルタ８により高周波成分が除去され、外部の負荷９に出力される。

次に、本発明の特徴点であるデッドタイムコントロール回路３の詳細な構成について説明する。

図１に示すように、デッドタイムコントロール回路３におけるプラス側入力とプラス側出力との間には、抵抗Ｒ１と、ダイオードＤ１と、コンデンサＣ１と、アンドゲートＵ１とが接続されている。同様に、デッドタイムコントロール回路３におけるマイナス側入力とマイナス側出力との間には、抵抗Ｒ２と、ダイオードＤ２と、コンデンサＣ２と、アンドゲートＵ２とが接続されている。

なお、デッドタイムコントロール回路３におけるプラス側入力とプラス側出力との間の回路構成と、マイナス側入力とマイナス側出力との間の回路構成とは同じであるので、以下の説明では、プラス側入力とプラス側出力との間の回路構成について代表して説明する。

デッドタイムコントロール回路３におけるプラス側入力とプラス側出力との間において、ダイオードＤ１は、抵抗Ｒ１に対してフィードバック接続されている。また、コンデンサＣ１の一方の接点は、抵抗Ｒ１の出力とアンドゲートＵ１との間に接続されている。一方、コンデンサＣ１の他方の接点は接地されている。

上記の構成により、コンデンサＣ１は、ＡＤコンバータ２からデッドタイムコントロール回路３のプラス側に入力されるデジタル信号に対して、時定数Ｒ１Ｃ１により決定される応答特性により充電される。一方、コンデンサＣ１が放電される場合には、放電電流はダイオードＤ１を経由するので、瞬時に放電が行われることとなる。

すなわち、図３に示すように、デッドタイムコントロール回路３における、プラス側の入力波形と、プラス側出力波形とを比較した場合、出力波形の立ち上がりが入力波形の立ち上がりに対して一定時間遅れることとなる。一方、コンデンサＣ１の放電は瞬時に行われるため、プラス側の入力波形と出力波形とを比較した場合に、立ち下がりは同一のタイミングとなる。

上記の入出力波形における立ち上がりの時間のずれをデッドタイムと称し、同図中ΔＴ１として示している。このデッドタイムΔＴ１は、デッドタイムコントロール回路３におけるプラス側の入出力を接続する回路の時定数Ｒ１Ｃ１により決定されるものである。

同様に、マイナス側の入力波形と出力波形とを比較した場合、出力波形の立ち上がりは入力波形に対してデッドタイムΔＴ２だけ遅れ、出力波形の立ち下がりは入力波形の立ち下がりと同一タイミングとなる。上記のデッドタイムΔＴ２は、デッドタイムコントロール回路３におけるマイナス側の入出力を接続する回路の時定数Ｒ２Ｃ２とにより決定されるものである。

上記のデッドタイムΔＴ１の期間は、デッドタイムコントロール回路３のプラス側の出力、およびマイナス側の出力はともにＬｏｗレベルである。同様に、デッドタイムΔＴ２の期間も、プラス側、マイナス側の出力は共にＬｏｗレベルとなる。すなわち、デッドタイムΔＴ１・ΔＴ２の間は、第１および第２ゲートドライバ回路５・６のＨｉｇｈ側の出力ＦＥＴ７…と、Ｌｏｗ側の出力ＦＥＴ７…とは、共にオフ状態となる。

なお、上記のようにデッドタイムΔＴ１・Ｔ２を設けていない場合、デッドタイムコントロール回路３への入力波形と出力波形との立ち上がりおよび立ち下がりタイミングが同一となり、出力ＦＥＴ７…の立ち上がりおよび立ち下がりの遅れにより、Ｈｉｇｈ側の出力ＦＥＴ７と、Ｌｏｗ側の出力ＦＥＴ７とを同時にオンするタイミングが発生する。このように、Ｈｉｇｈ側の出力ＦＥＴ７と、Ｌｏｗ側の出力ＦＥＴ７とを同時にオンすると、回路素子の破壊を誘引し好ましくない。

また、ΔＴ１と、ΔＴ２とは、巡回ノイズを回避するため、異なる値に設定されている。より具体的には、ΔＴ１を決定する時定数Ｒ１Ｃ１と、ΔＴ２を決定する時定数Ｒ２Ｃ２とが異なる値に設定されている。以下、時定数Ｒ１Ｃ１とＲ２Ｃ２とが異なる値に設定されている理由について説明する。

ΔＴ１と、ΔＴ２とが同じ値である場合は、時定数Ｒ１Ｃ１と時定数Ｒ２Ｃ２とは同じ値である。この場合、デッドタイムコントロール回路３へのプラス側に入力された電圧は、抵抗Ｒ１とコンデンサＣ１とにより積分された後、入力電圧の１／２である電位にて出力される。同様に、デッドタイムコントロール回路３のマイナス側に入力された電圧も、抵抗Ｒ２とコンデンサＣ２とにより積分された後、入力電圧の１／２である電位にて出力される。なお、上記のように、入力電圧の１／２である電位にて出力されるのは、出力電圧が入力電圧の平均値となるからである。

すなわち、デッドタイムコントロール回路３からのプラス側出力およびマイナス側出力は、後段のレベルシフト回路４（図２）、第１ゲートドライバ回路５（図２）、および第２ゲートドライバ回路６（図２）とを経由して、Ｈｉｇｈ側の出力ＦＥＴ７…と、Ｌｏｗ側の出力ＦＥＴ７…とを、同じ電位にて駆動する。

このような場合、巡回ノイズは、Ｈｉｇｈ側の出力ＦＥＴ７…と、Ｌｏｗ側の出力ＦＥＴ７…とから同じ電位で出力されてしまうので、出力信号に与える影響が大きくなる。

しかしながら、ΔＴ１とΔＴ２とが異なる値である場合、デッドタイムコントロール回路３のプラス側出力と、マイナス側出力とは、異なる電位となる。したがって、デッドタイムコントロール回路３からのプラス側出力およびマイナス側出力は、後段のレベルシフト回路４（図２）、第１ゲートドライバ回路５（図２）、および第２ゲートドライバ回路６（図２）とを経由して、Ｈｉｇｈ側の出力ＦＥＴ７…と、Ｌｏｗ側の出力ＦＥＴ７…とを、異なる電位にて駆動することになる。

すなわち、ΔＴ１とΔＴ２とが異なる値である場合、Ｈｉｇｈ側の出力ＦＥＴ７あるいはＬｏｗ側の出力ＦＥＴ７のいずれかにＤＣオフセットを与えた状態と同じ状態となる。したがって、巡回ノイズによって発生するスペクトラムを、可聴帯域外に押しやることができる。

このように、本実施の形態のアナログ／デジタル変換回路１は、アナログ／デジタル変換されたデジタル信号に基づいて、Ｈｉｇｈ側の出力ＦＥＴ７と、Ｌｏｗ側の出力ＦＥＴ７とを交互に駆動することにより、デジタル信号を増幅出力する第１ゲートドライバ回路５あるいは第２ゲートドライバ回路６を備えているアナログ／デジタル変換回路において、Ｈｉｇｈ側の出力ＦＥＴ７をオン状態にする時間と、Ｌｏｗ側の出力ＦＥＴ７をオン状態にする時間とのバランスを調整するデッドタイムコントロール回路３を備えているものである。

上記の構成によれば、デッドタイムコントロール回路３により、Ｈｉｇｈ側の出力ＦＥＴ７をオン状態にする時間と、Ｌｏｗ側の出力ＦＥＴ７をオン状態とする時間とが異なるように設定することができる。すなわち、Ｈｉｇｈ側の出力ＦＥＴ７と、Ｌｏｗ側の出力ＦＥＴ７とを、異なる電位にて駆動することができる。したがって、Ｈｉｇｈ側の出力ＦＥＴ７またはＬｏｗ側の出力ＦＥＴ７のいずれかに、ＤＣオフセットを与えた状態とすることができる。

これにより、巡回ノイズによって発生するスペクトラムを、可聴帯域外に押しやることができる。また、Ｈｉｇｈ側の出力ＦＥＴ７をオン状態にする時間と、Ｌｏｗ側の出力ＦＥＴ７をオン状態にする時間とのバランスは、アナログ／デジタル変換回路１内部において調整可能であり、アナログ／デジタル変換回路１の出力段や入力段に特別な回路を設ける必要が無い。

それゆえ、簡易な回路設計にて、巡回ノイズが可聴帯域の出力信号に与える影響を低減することが可能なアナログ／デジタル変換回路１を提供することができるという効果を奏する。

また、本実施の形態のアナログ／デジタル変換回路１は、上記構成のアナログ／デジタル変換回路１において、Ｈｉｇｈ側の出力ＦＥＴ７とＬｏｗ側の出力ＦＥＴ７とを交互に駆動する第１ゲートドライバ回路５と、Ｈｉｇｈ側の出力ＦＥＴ７とＬｏｗ側の出力ＦＥＴ７とを交互に駆動する第２ゲートドライバ回路６とを備えているとともに、Ｈｉｇｈ側の出力ＦＥＴ７を駆動する信号を入力するための第１ゲートドライバ回路５への入力ラインと、Ｌｏｗ側の出力ＦＥＴ７を駆動する信号を入力するための第２ゲートドライバ回路６への入力とが接続されている一方、Ｌｏｗ側の出力ＦＥＴ７を駆動する信号を入力するための第１ゲートドライバ回路５への入力ラインと、Ｈｉｇｈ側の出力ＦＥＴ７を駆動する信号を入力するための第２ゲートドライバ回路６への入力ラインとが接続されており、デッドタイムコントロール回路３は、第１ゲートドライバ回路５におけるＨｉｇｈ側の出力ＦＥＴ７をオン状態にする時間とＬｏｗ側の出力ＦＥＴ７をオン状態にする時間とのバランス、および第２ゲートドライバ回路６におけるＨｉｇｈ側の出力ＦＥＴ７をオン状態にする時間とＬｏｗ側の出力ＦＥＴ７をオン状態とする時間とのバランスを調整するものである。

上記の構成によれば、デッドタイムコントロール回路３により、第１ゲートドライバ回路５におけるＨｉｇｈ側の出力ＦＥＴ７をオン状態にする時間と、Ｌｏｗ側の出力ＦＥＴ７をオン状態とする時間とが異なるように設定することができる。同様に、第２ゲートドライバ回路６におけるＨｉｇｈ側の出力ＦＥＴ７をオン状態にする時間と、Ｌｏｗ側の出力ＦＥＴ７をオン状態とする時間とが異なるように設定することができる。

すなわち、第１ゲートドライバ回路５においてＨｉｇｈ側の出力ＦＥＴ７およびＬｏｗ側の出力ＦＥＴ７とを、異なる電位にて駆動することができる。したがって、第１ゲートドライバ回路５におけるＨｉｇｈ側の出力ＦＥＴ７またはＬｏｗ側の出力ＦＥＴ７のいずれかに、ＤＣオフセットを与えた状態とすることができる。同様に、第２ゲートドライバ回路６におけるＬｏｗ側の出力ＦＥＴ７またはＨｉｇｈ側の出力ＦＥＴ７のいずれかについても、ＤＣオフセットを与えた状態とすることができる。

これにより、巡回ノイズによって発生するスペクトラムを、可聴帯域外に押しやることができる。また、Ｈｉｇｈ側の出力ＦＥＴ７をオン状態にする時間と、Ｌｏｗ側の出力ＦＥＴ７をオン状態にする時間とのバランスは、アナログ／デジタル変換回路１内部において調整可能であり、アナログ／デジタル変換回路１の出力段や入力段に特別な回路を設ける必要が無い。

さらに、第１ゲートドライバ回路５におけるＨｉｇｈ側の出力ＦＥＴ７および第２ゲートドライバ回路６におけるＬｏｗ側の出力ＦＥＴ７への入力ラインが接続されているとともに、第１ゲートドライバ回路５におけるＬｏｗ側の出力ＦＥＴ７および第２ゲートドライバ回路６におけるＨｉｇｈ側の出力ＦＥＴ７への入力ラインが接続されている。したがって、４つの出力素子を、２つの入力信号で駆動することができ、回路設計を簡略化することができる。

それゆえ、より簡易な回路設計にて巡回ノイズが可聴帯域の出力信号に与える影響を低減することが可能なアナログ／デジタル変換回路１を提供することができるという効果を奏する。

また、本実施の形態のアナログ／デジタル変換回路１は、デッドタイムコントロール回路３は、プラス側の入力端子および出力端子と、マイナス側の入力端子および出力端子とを備えているとともに、プラス側の入力端子と出力端子との間、およびマイナス側の入力端子と出力端子との間には、抵抗Ｒ１（Ｒ２）と、抵抗Ｒ１（Ｒ２）と直列に接続されたコンデンサＣ１（Ｃ２）と、抵抗Ｒ１（Ｒ２）にフィードバック接続されたダイオードＤ１（Ｄ２）とを有している回路がそれぞれ接続されている一方、プラス側の入力端子と出力端子との間に接続された抵抗Ｒ１とコンデンサＣ１とにより決定される時定数Ｒ１Ｃ１と、マイナス側の入力端子と出力端子との間に接続された抵抗Ｒ２とコンデンサＣ２とにより決定される時定数Ｒ２Ｃ２とが異なるものである。

上記の構成によれば、デッドタイムコントロール回路３は、抵抗Ｒ１（Ｒ２）とコンデンサＣ１（Ｃ２）とからなる積分回路を構成するとともに、抵抗Ｒ１（Ｒ２）にはダイオードＤ１（Ｄ２）がフィードバック接続されている。また、デッドタイムコントロール回路３におけるプラス側の入力端子と出力端子との間に接続された抵抗Ｒ１とコンデンサＣ１とにより決定される時定数Ｒ１Ｃ１と、デッドタイムコントロール回路３におけるマイナス側の入力端子と出力端子との間に接続された抵抗Ｒ２とコンデンサＣ２とにより決定される時定数Ｒ２Ｃ２とが異なる。

したがって、デッドタイムコントロール回路３のプラス側の入力端子にあるクロックパルスを入力すると、プラス側の出力端子には、クロックパルスよりも立ち上がりタイミングが時間ΔＴ１だけ遅れ、上記クロックパルスと立ち下がりタイミングが同じであるクロックパルスが出力される。

また、マイナス側の入力端子には、プラス側の入力端子に入力されたクロックパルスを反転したクロックパルスが入力される。そして、マイナス側の出力端子には、上記の反転されたクロックパルスよりも立ち上がりが時間ΔＴ２だけ遅れ、反転されたクロックパルスと立ち下がりタイミングが同じであるクロックパルスが出力される。

ここで、プラス側の入力端子と出力端子との間に接続された抵抗Ｒ１とコンデンサＣ１とにより決定される時定数Ｒ１Ｃ１と、マイナス側の入力端子と出力端子との間に接続された抵抗Ｒ２とコンデンサＣ２とにより決定される時定数Ｒ２Ｃ２とが異なるため、上記のΔＴ１とΔＴ２とは、異なる値となる。

すなわち、デッドタイムコントロール回路３のプラス側の出力端子から出力されるクロックパルスと、マイナス側の出力端子から出力されるクロックパルスとのそれぞれにおいて、電圧がＨｉｇｈ状態となる時間は異なるものとなる。したがって、デッドタイムコントロール回路３のプラス側の出力端子から出力されるクロックパルスと、マイナス側の出力端子から出力されるクロックパルスとを、Ｈｉｇｈ側の出力ＦＥＴ７およびＬｏｗ側の出力ＦＥＴ７を駆動するための信号として第１ゲートドライバ回路５あるいは第２ゲートドライバ回路６に出力すれば、Ｈｉｇｈ側の出力ＦＥＴ７をオン状態にする時間と、Ｌｏｗ側の出力ＦＥＴ７をオン状態とする時間とが異なるように設定することができる。

それゆえ、Ｈｉｇｈ側の出力ＦＥＴ７またはＬｏｗ側の出力ＦＥＴ７のいずれかに、ＤＣオフセットを与えた状態とし、巡回ノイズによって発生するスペクトラムを、可聴帯域外に押しやることができる。また、巡回ノイズを回避するための構成を、デッドタイムコントロール回路３に、抵抗Ｒ１（Ｒ２）と、コンデンサＣ１（Ｃ２）と、ダイオードＤ１（Ｄ２）とにより構成するという簡易な構成により実現することができる。

これにより、より簡易な回路設計にて巡回ノイズが可聴帯域の出力信号に与える影響を低減することが可能なアナログ／デジタル変換回路１を提供することができるという効果を奏する。

また、本実施の形態のアナログ／デジタル変換回路１は、上記構成のアナログ／デジタル変換回路１において、デッドタイムコントロール回路３は、プラス側の入力端子および出力端子と、マイナス側の入力端子および出力端子とを備えているとともに、上記プラス側の入力端子に入力されるデジタル信号の立ち上がりを時間ΔＴ１だけ遅延させる一方、該デジタル信号の立ち下がりを遅延させずに上記プラス側の出力端子に出力するとともに、上記マイナス側の入力端子に入力されるデジタル信号の立ち上がりを上記ΔＴ１と異なる時間である時間ΔＴ２だけ遅延させる一方、該デジタル信号の立ち下がりを遅延させずに上記プラス側の出力端子に出力するものである。

上記の構成によれば、デッドタイムコントロール回路３のプラス側の入力端子にあるクロックパルスを入力し、そのクロックパルスを反転したクロックパルスをマイナス側の入力端子に入力することにより、デッドタイムコントロール回路３のプラス側の出力端子から出力されるクロックパルスと、マイナス側の出力端子から出力されるクロックパルスとのそれぞれにおいて、電圧がＨｉｇｈ状態となる時間は異なるものとなる。

したがって、デッドタイムコントロール回路３のプラス側の出力端子から出力されるクロックパルスと、マイナス側の出力端子から出力されるクロックパルスとを、Ｈｉｇｈ側の出力ＦＥＴ７およびＬｏｗ側の出力ＦＥＴ７を駆動するための信号としてスイッチング手段に出力すれば、Ｈｉｇｈ側の出力ＦＥＴ７をオン状態にする時間と、Ｌｏｗ側の出力ＦＥＴ７をオン状態とする時間とが異なるように設定することができる。

それゆえ、Ｈｉｇｈ側の出力ＦＥＴ７またはＬｏｗ側の出力ＦＥＴ７のいずれかに、ＤＣオフセットを与えた状態とし、巡回ノイズによって発生するスペクトラムを、可聴帯域外に押しやることができる。

それゆえ、簡易な回路設計にて、巡回ノイズが可聴帯域の出力信号に与える影響を低減することが可能なアナログ／デジタル変換回路１を提供することができるという効果を奏する。

なお、本発明のアナログ／デジタル変換回路は、アナログ信号入力部と、上記アナログ信号をデジタル信号に変換するＡＤ変換部と、ハイサイド出力素子とロウサイド出力素とのペアーによって構成されるものであって、上記ＡＤ変換部から出力された信号を増幅出力するスイッチング手段と、上記スイッチング手段に貫通電流が流れるのを防止する為のデッドタイムコントロール手段とを備えたアナログ／デジタル変換回路において、上記デッドタイムコントロール手段において、上記ハイサイド出力素子および上記ロウサイド出力素子に与える電圧付与時間のバランスを調整するバランス調整手段を設ける構成であってもよい。

また、本発明のアナログ／デジタル変換回路は、上記構成のアナログ／デジタル変換回路において、上記スイッチング手段は、ハイサイド出力素子とロウサイド出力素子とが交互に出力する一方の出力手段と、ハイサイド出力素子とロウサイド出力素子とが交互に出力する他方の出力手段とを備え、一方の出力手段のハイサイド出力素子と他方の出力手段のロウサイド出力素子と、他方の出力手段のハイサイド出力素子と一方の出力手段のロウサイド出力素子とが交互に結線されることによって、上記ＡＤ変換部から出力された信号を増幅出力する平衡出力スイッチング手段である構成であってもよい。

また、本発明のアナログ／デジタル変換回路は、上記構成のアナログ／デジタル変換回路において、上記バランス調整手段はコンデンサおよび抵抗による遅延特性と帰還ダイオードの瞬時応答特性を利用してなる構成であってもよい。

また、本発明のアナログ／デジタル変換回路は、上記構成のアナログ／デジタル変換回路において、上記バランス調整手段はプラス入力の立ち上がり時にΔＴ１時間遅延させ、プラス入力の立ち下がり時は遅延させず、マイナス入力の立ち上がり時はΔＴ２時間遅延させ、マイナス入力の立ち下がり時は遅延させず、ΔＴ１とΔＴ２に時間差を設ける構成であってもよい。

本発明のアナログ／デジタル変換回路は、アナログ／デジタル変換されたデジタル信号に基づいて、ハイサイド出力素子と、ロウサイド出力素子とを交互に駆動することにより、上記デジタル信号を増幅出力するスイッチング手段を備えているアナログ／デジタル変換回路において、上記ハイサイド出力素子をオン状態にする時間と、上記ロウサイド出力素子をオン状態にする時間とのバランスを調整するバランス調整手段を備えている構成であってもよい。

すなわち、アナログ／デジタル変換回路は、アナログ／デジタル変換されたデジタル信号に基づいて、ハイサイド出力素子と、ロウサイド出力素子とを、スイッチング手段を用いて交互に駆動することにより、上記デジタル信号を増幅出力する。

ところで、アナログ／デジタル変換回路においては、完全な０レベルの入力信号に対してアナログ／デジタル変換回路のループ特性に応じて発生するノイズ（巡回ノイズ）が可聴帯域の出力信号に与える影響が問題とされている。

そこで、上記構成では、特に、ハイサイド出力素子をオン状態にする時間と、ロウサイド出力素子をオン状態にする時間とのバランスを調整するバランス調整手段を備えている。

上記の構成によれば、バランス調整手段により、ハイサイド出力素子をオン状態にする時間と、ロウサイド出力素子をオン状態とする時間とが異なるように設定することができる。すなわち、ハイサイド出力素子と、ロウサイド出力素子とを、異なる電位にて駆動することができる。したがって、ハイサイド出力素子またはロウサイド出力素子のいずれかに、ＤＣオフセットを与えた状態とすることができる。

これにより、巡回ノイズによって発生するスペクトラムを、可聴帯域外に押しやることができる。また、ハイサイド出力素子をオン状態にする時間と、上記ロウサイド出力素子をオン状態にする時間とのバランスは、アナログ／デジタル変換回路内部において調整可能であり、アナログ／デジタル変換回路の出力段や入力段に特別な回路を設ける必要が無い。

それゆえ、簡易な回路設計にて、巡回ノイズが可聴帯域の出力信号に与える影響を低減することが可能なアナログ／デジタル変換回路を提供することができるという効果を奏する。

また、本発明のアナログ／デジタル変換回路は、上記構成において、上記構成のアナログ／デジタル変換回路において、上記スイッチング手段は、一方側ハイサイド出力素子と一方側ロウサイド出力素子とを交互に駆動する一方側スイッチング手段と、他方側ハイサイド出力素子と他方側ロウサイド出力素子とを交互に駆動する他方側スイッチング手段とを含んでいるとともに、上記一方側ハイサイド出力素子を駆動する信号を入力するための上記一方側スイッチング手段への入力ラインと、上記他方側ロウサイド出力素子を駆動する信号を入力するための上記他方側スイッチング手段への入力とが接続されている一方、上記一方側ロウサイド出力素子を駆動する信号を入力するための上記一方側スイッチング手段への入力ラインと、上記他方側ハイサイド出力素子を駆動する信号を入力するための上記他方側スイッチング手段への入力ラインとが接続されており、上記バランス調整手段は、上記一方側ハイサイド出力素子をオン状態にする時間と上記一方側ロウサイド出力素子をオン状態にする時間とのバランス、および他方側ハイサイド出力素子をオン状態にする時間と上記他方側ロウサイド出力素子をオン状態とする時間とのバランスを調整する構成であってもよい。

上記の構成によれば、バランス調整手段により、一方側ハイサイド出力素子をオン状態にする時間と、一方側ロウサイド出力素子をオン状態とする時間とが異なるように設定することができる。同様に、他方側ハイサイド出力素子をオン状態にする時間と、他方側ロウサイド出力素子をオン状態とする時間とが異なるように設定することができる。

すなわち、一方側ハイサイド出力素子および一方側ロウサイド出力素子とを、異なる電位にて駆動することができる。したがって、一方側ハイサイド出力素子または一方側ロウサイド出力素子のいずれかに、ＤＣオフセットを与えた状態とすることができる。同様に、他方側ロウサイド出力素子または他方側ハイサイド出力素子のいずれかについても、ＤＣオフセットを与えた状態とすることができる。

これにより、巡回ノイズによって発生するスペクトラムを、可聴帯域外に押しやることができる。また、ハイサイド出力素子をオン状態にする時間と、上記ロウサイド出力素子をオン状態にする時間とのバランスは、アナログ／デジタル変換回路内部において調整可能であり、アナログ／デジタル変換回路の出力段や入力段に特別な回路を設ける必要が無い。

さらに、一方側ハイサイド出力素子および他方側ロウサイド出力素子への入力ラインが接続されているとともに、一方側ロウサイド出力素子および他方側ハイサイド出力素子への入力ラインが接続されている。したがって、４つの出力素子を、２つの入力信号で駆動することができ、回路設計を簡略化することができる。

それゆえ、より簡易な回路設計にて巡回ノイズが可聴帯域の出力信号に与える影響を低減することが可能なアナログ／デジタル変換回路を提供することができるという効果を奏する。

本発明のアナログ／デジタル変換回路の一実施形態におけるデッドタイムコントロール回路を示す回路図である。 図１のデッドタイムコントロール回路を備えるアナログ／デジタル変換回路を示すブロック図である。 図１のデッドタイムコントロール回路への入出力信号の波形を示すタイミングチャートである。

符号の説明

１ アナログ／デジタル変換回路
３ デッドタイムコントロール回路（バランス調整手段）
５ 第１ゲートドライバ回路（スイッチング手段、一方側スイッチング手段）
６ 第２ゲートドライバ回路（スイッチング手段、他方側スイッチング手段）
７ 出力ＦＥＴ（ハイサイド出力素子、ロウサイド出力素子、一方側／他方側ハイサイド出力素子、一方側／他方側ロウサイド出力素子）
Ｃ１ コンデンサ
Ｃ２ コンデンサ
Ｄ１ ダイオード
Ｄ２ ダイオード
Ｒ１ 抵抗
Ｒ２ 抵抗

Claims (5)

1. アナログ／デジタル変換されたデジタル信号に基づいて、ハイサイド出力素子と、ロウサイド出力素子とを交互に駆動することにより、上記デジタル信号を増幅出力するスイッチング手段を備え、
   上記ハイサイド出力素子をオン状態にする時間と、上記ロウサイド出力素子をオン状態にする時間とが異なるように設定することができるバランス調整手段を備えるアナログ／デジタル変換回路であって、
   上記バランス調整手段を用いて、上記ハイサイド出力素子及び上記ロウサイド出力素子のいずれかに、ＤＣオフセットを与えた状態と同じ状態にすることを特徴とするアナログ／デジタル変換回路。
2. 上記バランス調整手段は、
   上記ハイサイド出力素子と上記ロウサイド出力素子とを異なる電位で駆動することで、上記ハイサイド出力素子及び上記ロウサイド出力素子のいずれかに、ＤＣオフセットを与えた状態と同じ状態にすることを特徴とする請求項１に記載のアナログ／デジタル変換回路。
3. 上記アナログ／デジタル変換回路は、
   上記ハイサイド出力素子及び上記ロウサイド出力素子のいずれかに、ＤＣオフセットを与えた状態と同じ状態にすることで、
   完全な０レベルの入力信号に対してアナログ／デジタル変換回路のループ特性に応じて発生する巡回ノイズによって発生するスペクトラムを、可聴帯域外に押しやることを特徴とする請求項１又は２に記載のアナログ／デジタル変換回路。
4. 上記バランス調整手段は、プラス側の入力端子および出力端子と、マイナス側の入力端子および出力端子とを備えているとともに、
   上記プラス側の入力端子と出力端子との間、および上記マイナス側の入力端子と出力端子との間には、
   抵抗と、
   上記抵抗と直列に接続されたコンデンサと、
   上記抵抗にフィードバック接続されたダイオードとを有している回路がそれぞれ接続されている一方、
   上記プラス側の入力端子と出力端子との間に接続された上記抵抗と上記コンデンサとにより決定される時定数と、上記マイナス側の入力端子と出力端子との間に接続された上記抵抗と上記コンデンサとにより決定される時定数とが異なることを特徴とする請求項１〜３のいずれか１項に記載のアナログ／デジタル変換回路。
5. 上記バランス調整手段は、
   プラス側の入力端子および出力端子と、マイナス側の入力端子および出力端子とを備えているとともに、
   上記プラス側の入力端子に入力されるデジタル信号の立ち上がりを時間ΔＴ１だけ遅延させる一方、該デジタル信号の立ち下がりを遅延させずに上記プラス側の出力端子に出力するとともに、
   上記マイナス側の入力端子に入力されるデジタル信号の立ち上がりを上記ΔＴ１と異なる時間である時間ΔＴ２だけ遅延させる一方、該デジタル信号の立ち下がりを遅延させずに上記マイナス側の出力端子に出力することを特徴とする請求項１〜３のいずれか１項に記載のアナログ／デジタル変換回路。