JPS6346475B2

JPS6346475B2 -

Info

Publication number: JPS6346475B2
Application number: JP3664180A
Authority: JP
Inventors: Koichi Ooyama
Original assignee: Iwasaki Tsushinki KK
Current assignee: Iwasaki Tsushinki KK
Priority date: 1980-03-22
Filing date: 1980-03-22
Publication date: 1988-09-14
Also published as: JPS56132668A

Description

【発明の詳細な説明】本発明は、レーダ及びソナー等に於ける信号検
出、音声認識の特徴抽出、画像信号処理等に利用
することが可能な相関器即ち相関関数を求める装
置に関するものである。

例えばアナログ受信信号が微弱で、加法的雑音
に埋もれているときには、現在受信されている入
力と所定時間前に受信された入力との相関を求め
て信号検出を行う。ところで、従来のアナログ信
号の相関関数を求める機器に於いては、アナログ
信号をデジタル信号に変換し、デジタル信号にお
いて遅延、乗算、平均を行い、その結果を再びア
ナログ信号に変換するために、回路構成が複雑と
なつた。

そこで、本発明の目的は、簡単な回路構成で相
関関数を求めることが可能な相関器を提供するこ
とにある。

上記目的を達成するための本発明は、アナログ
信号を、このアナログ信号の周波数成分を含む２
値信号に変換する例えばパルス幅変調回路、パル
ス数変調回路、ΔΣ変調回路等の２値信号変換回
路と、前記２値信号変換回路から得られる２値信
号を遅延する例えば超音波遅延線、磁歪遅延線、
電歪遅延線、シフトレジスタ、CCD、BBD等か
ら成る遅延回路と、前記遅延回路から得られる遅
延２値信号に応答して前記アナログ信号を通過さ
せるようにオンになり、前記アナログ信号と前記
遅延２値信号との積信号を出力するスイツチ回路
と、前記スイツチ回路から得られる積信号を時間
的に平均化する平均化回路とから成る相関器に係
わるものである。

上記本発明では、遅延２値信号でアナログ信号
を断続することによつて相関関数が得られるの
で、構成が簡略化される。

以下、図面を参照して本発明の実施例について
述べる。

第１図に示す本発明の実施例に係わる相関器に
於いては、アナログ信号入力端子１に２値信号変
換回路２が結合されている。この２値信号変換回
路２は、前述したように種々の変調回路で構成し
得るが、本実施例の場合にはパルス数変調回路で
構成されている。即ち、入力端子１に第２図Ａに
示すアナログ信号が入力すると、各サンプリング
時点に於けるアナログ信号の振幅に対応した数の
パルスが第２図Ｂに示すように発生する回路で構
成されている。尚この２値信号変換回路２は、論
理の１に対応する高レベルＨと、論理の０に対応
する低レベルＬとの２つのレベルで振幅情報に対
応した２値信号を発生すると共に、アナログ信号
の周波数成分を含む状態に発生する。即ちアナロ
グ信号と同一のスペクトルを含む２値信号を発生
する。

２値信号変換回路２の出力に結合された遅延回
路３、２値信号を順次に遅延させ、相関関数のパ
ラメータに相当する遅延時間を得るための複数の
遅延出力ライン３ａ，３ｂ，３ｃ……３ｎから遅
延時間が相互に異なる複数の遅延２値信号を得る
回路である。入力端子１に結合された増幅器４
は、アナログ信号を増幅して次段のスイツチ回路
５に供給するものである。この実施例では１つの
増幅器のみしか設けられていないが、第３図の実
施例のように逆相のアナログ信号もスイツチ回路
５で断続する場合には、逆相出力が得られる増幅
器も設ける。

スイツチ回路５は、増幅器４に夫々接続され且
つ夫々の制御端子が夫々の遅延ライン３ａ〜３ｎ
に結合された複数のスイツチ５ａ，５ｂ，５ｃ…
…５ｎから成り、遅延２値信号に応答してスイツ
チ５ａ〜５ｎをオンにしてアナログ信号を通過さ
せ、アナログ信号と遅延２値信号との積信号を各
出力ライン６ａ，６ｂ，６ｃ……６ｎに出力する
回路である。

各積信号出力ライン６ａ〜６ｎに接続された平
均化回路７は、抵抗R₁〜R_oとコンデンサC₁〜C_o
による複数のRC回路から成り、各出力端子７ａ，
７ｂ，７ｃ……７ｎに各積信号を時間的に平均化
して出力するものである。尚この実施例では、ア
ナログ信号の最低周波数に比べて平均化回路７の
RC時定数の逆数即ち１／RCが十分に小さくなけ
れば、相関関数が得られない。このため、アナロ
グ信号の最低周波数に比べて平均化回路７の１／
RCが十分に小さく設定されている。

このように構成された相関器の動作を第１図の
状態を説明的に示す第２図の波形図を参照して説
明すると、入力端子１に加えられた第２図Ａに示
すアナログ信号は、２値信号変換回路２によつて
第２図Ｂに示す高レベルＨと低レベルＬとから成
る２値信号に変換される。尚この際、アナログ信
号の周波数成分を含むようにして振幅情報を２値
信号に変換する。まれ、２値信号の電力スペクト
ラム（スペクトルの絶対値の２乗）がアナログ信
号の電力スペクトラムと２値化の量子化歪による
電力スペクトラムとの和となると共に、量子化歪
の電力スペクトラムがアナログ信号の電力スペク
トラムに比べて充分高い周波数に分布するように
変換する。

２値信号が遅延回路３に入力されると、遅延時
間の異なつた遅延２値信号が各出力ライン３ａ〜
３ｎから得られる。即ち相関関数のパラメータに
相当する遅延時間を有して複数の２値信号が出力
される。スイツチ回路５に於ける各スイツチ５
ａ，５ｎは、各遅延出力ライン３ａ〜３ｎの例え
ば高レベルに応答してオンになり、低レベルに応
答してオフになることにより、アナログ信号は遅
延２値信号によつて断続され、例えば第２図Ｃに
示すような出力を発生する。第２図Ｃには、一例
として、第２図Ａに於ける例えば信号S₁とS₂との
周期に等しい時間だけ遅延された２値信号でアナ
ログ信号を断続した波形が示されている。スイツ
チ回路５には複数のスイツチ５ａ〜５ｎが設けら
れており、異なる遅延２値信号で各スイツチ５ａ
〜５ｎが制御されるので、出力ライン６ａ〜６ｎ
には互いに異なる波形出力が得られる。

出力ライン６ａ〜６ｂから得られるアナログ信
号と遅延２値信号との積信号は、平均化回路７に
於ける夫々のRCフイルタ回路によつて時間的に
平均化され、各出力端子７ａ〜７ｎに相関関数が
得られる。即ちスイツチ回路５の出力ライン６ａ
〜６ｎから選択された１つの出力ラインに第２図
Ｃに示すような断続信号が得られた場合には、こ
れが平均化回路７で十分に平滑され、相関関数と
して平坦な直流出力電圧が複数の出力端子７ａ〜
７ｎから選択された１つの端子に得られる。これ
に対してノイズn₁の発生時点に対応する遅延２値
信号でアナログ信号をスイツチ回路５でオン・オ
フしても、平均化回路７の出力には所定レベル以
上の直流出力電圧が得られない。従つて、この相
関関数に基づいてSN比の大きい信号検出を行う
ことが可能になる。

上述から明らかなように、本実施例によれば、
アナログ信号の断続によつて相関関数を求めるこ
とが出来るので、回路構成を大幅に簡略化するこ
とが可能になる。

次に本発明の別の実施例を示す第３図について
述べる。但し、第１図と実質的に同一の部分には
同一符号を付してその説明を省略する。

この実施例では２値信号変換回路２が、抵抗
８，９、コンデンサ１０、演算増幅器１１、電圧
比較器１２、Ｄ型フリツプフロツプ１３、Ｐチヤ
ンネルFET１４、及びＮチヤンネルFET１５か
ら成るΔΣ（デルタ・シグマ）変調回路で構成され
ている。このΔΣ変調回路に於いては、アナログ
信号が抵抗８、コンデンサ１０、演算増幅器１１
によつて積分され、次に比較器１２でレベル比較
され、この結果が、Ｄ型フリツプフロツプ１３に
クロツクに基づいて記憶され、このフリツプフロ
ツプ１３のＱ出力によつてFET１４，１５のい
ずれか一方がオン、他方がオフとされ、＋Vr又は
−Vrの電圧が抵抗９を介してアナログ信号と混
合され、演算増幅器１１に加えられる。即ち、負
帰還ループが形成され、Ｄ型フリツプフロツプ１
３のＱ出力端子には入力アナログ信号と同一のス
ペクトルを含む２値信号が得られる。２値信号変
換回路２から得られる。振幅情報が２値化され且
つアナログ信号の周波数成分を含むように変換さ
れた信号は、遅延回路３で第１図と同様に遅延さ
れる。従つて相関関数のパラメータに相当する遅
延時間を得るためのタツプ即ち出力ライン３ａ〜
３ｎから種々の遅延時間の２値信号が得られ、こ
れがスイツチ回路５に送られる。スイツチ回路５
は正相アナログ信号と逆相アナログ信号との両方
を断続するために、ＰチヤンネルFETによる一
方のスイツチ５ａ〜５ｎとＮチヤンネルFETに
よる他方のスイツチ５a′〜５n′とを有し、各ゲー
トに夫々の遅延出力ライン３ａ〜３ｎが結合され
ている。正相アナログ信号と逆相アナログ信号と
を得るために、増幅器４は第１の増幅器４ａとこ
の出力と逆相の出力を得る第２の増幅器４ｂとか
ら成り、第１の増幅器４ａの出力にはスイツチ５
ａ〜５ｎが接続され、第２の増幅器４ｂの出力に
はスイツチ５a′〜５n′が接続されている。またス
イツチ５ａ〜５ｎとスイツチ５a′〜５n′との出力
側の端子は共通の出力ライン６ａ〜６ｎに接続さ
れている。スイツチ回路５の一方のスイツチ５ａ
〜５ｎがオンの時には他方のスイツチ５a′〜５
n′がオフとなり、他方のスイツチ５a′〜５n′がオ
ンの時には一方のスイツチ５ａ〜５ｎがオンにな
るので、正相アナログ信号を２値信号の例えば高
レベルに応答させて通過させた信号と、逆相アナ
ログ信号を２値信号の例えば低レベルに応答させ
て通過させた信号との合成波形が出力ライン６ａ
〜６ｎに得られる。そして、スイツチ回路５から
得られる断続波形は、次段の平均化回路７で平均
化され、出力端子７ａ〜７ｎから相関関数が得ら
れる。

従つて、第１図の実施例と同様に比較的簡単な
回路構成で相関関数を求めることが出来る。また
この実施例では、正相アナログ信号と逆相アナロ
グ信号との両方を断続しているので、正相アナロ
グ信号のみを断続する第１図の実施例の場合に比
べて、平均化回路７のRC時定数の逆数１／RCを
大きくしても相関関数を求めることが出来る。即
ちアナログ信号の最低周波数に比べて平均化回路
７のRC時定数の逆数１／RCを第１図の実施例の
ように十分小さくしなくとも相関関数を求めるこ
とが可能である。これは平均化回路７の時定数の
逆数に相対的に、入力アナログ信号の最低周波数
が低い場合でも相関関数を求めることが可能であ
ることを意味する。

以上、本発明の実施例について述べたが、本発
明はこれに限定されるものではなく、更に変形可
能なものである。例えば、２値変換回路２をパル
ス幅変調回路としてもよい。またスイツチ回路５
をFET以外のスイツチ素子で構成してもよい。
また遅延回路３に複数の出力ライン３ａ〜３ｎを
設ける代りに、可変遅延回路として１つの遅延出
力端子から異なる遅延時間の出力が得られるよう
にしてもよい。

【図面の簡単な説明】

第１図は本発明の実施例に係わる相関器の回路
図、第２図は第１図の各部の状態を説明的に示す
波形図、第３図は本発明の別の実施例に係わる相
関器の回路図である。尚図面に用いられている符号において、１はア
ナログ入力端子、２は２値信号変換回路、３は遅
延回路、５はスイツチ回路、７は平均化回路であ
る。

Claims

【特許請求の範囲】１アナログ信号を、該アナログ信号の周波数成
分を含む２値信号に変換する２値信号変換回路
と、前記２値信号変換回路から得られる２値信号を
遅延する遅延回路と、前記遅延回路から得られる遅延２値信号に応答
して前記アナログ信号を通過させるようにオンに
なり、前記アナログ信号と前記遅延２値信号との
積信号を出力するスイツチ回路と、前記スイツチ回路から得られる積信号を時間的
に平均化する平均化回路とから成る相関器。