JP3047368B2 - Ａ／ｄコンバータ回路 - Google Patents
Ａ／ｄコンバータ回路Info
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- JP3047368B2 JP3047368B2 JP6261927A JP26192794A JP3047368B2 JP 3047368 B2 JP3047368 B2 JP 3047368B2 JP 6261927 A JP6261927 A JP 6261927A JP 26192794 A JP26192794 A JP 26192794A JP 3047368 B2 JP3047368 B2 JP 3047368B2
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Description
【０００１】
【産業上の利用分野】この発明は、ΔΣ変調器を用いた
Ａ／Ｄコンバータ回路に関する。
Ａ／Ｄコンバータ回路に関する。
【０００２】
【従来の技術】従来より、ΔΣ変調方式を用いた１ビッ
トＡ／Ｄコンバータ回路が知られている。図３は、従来
のΔΣ方式のＡ／Ｄコンバータ回路の構成を示す。ΔΣ
変調器３１は、入力アナログ信号をシリアルビット信号
列に変換するもので、例えばスイッチト・キャパシタ積
分器３２と、その出力を量子化するクロックト・コンパ
レータからなる１ビット量子化器３３と、この１ビット
量子化器３３の出力をその極性に応じて正の参照電圧Ｖ
REF+、又は負の参照電圧ＶREF-として１サンプル遅延さ
せて積分器３２に帰還する帰還回路３４とから構成され
る。ΔΣ変調器３１から得られるシリアルビット信号列
は、ディジタルフィルタ３５に入力されて、アナログ入
力信号成分に相当する低周波成分が取り出され、且つ所
定ビット数のディジタルデータに変換される。
トＡ／Ｄコンバータ回路が知られている。図３は、従来
のΔΣ方式のＡ／Ｄコンバータ回路の構成を示す。ΔΣ
変調器３１は、入力アナログ信号をシリアルビット信号
列に変換するもので、例えばスイッチト・キャパシタ積
分器３２と、その出力を量子化するクロックト・コンパ
レータからなる１ビット量子化器３３と、この１ビット
量子化器３３の出力をその極性に応じて正の参照電圧Ｖ
REF+、又は負の参照電圧ＶREF-として１サンプル遅延さ
せて積分器３２に帰還する帰還回路３４とから構成され
る。ΔΣ変調器３１から得られるシリアルビット信号列
は、ディジタルフィルタ３５に入力されて、アナログ入
力信号成分に相当する低周波成分が取り出され、且つ所
定ビット数のディジタルデータに変換される。
【０００３】この様なＡ／Ｄコンバータ回路において、
出力ディジタル信号のノイズを低減するために、ΔΣ変
調器３１での利得を１／Ａに絞り、ディジタルフィルタ
３５にそのインパルス応答係数によって利得Ａを持たせ
るスケーリング方式が提案されている（米国特許第４，
８５１，８４１号）。これは、図３のＡ／Ｄコンバータ
回路が、アナログ入力信号レベルに対して図４のような
ノイズ特性を有することを考慮した結果である。
出力ディジタル信号のノイズを低減するために、ΔΣ変
調器３１での利得を１／Ａに絞り、ディジタルフィルタ
３５にそのインパルス応答係数によって利得Ａを持たせ
るスケーリング方式が提案されている（米国特許第４，
８５１，８４１号）。これは、図３のＡ／Ｄコンバータ
回路が、アナログ入力信号レベルに対して図４のような
ノイズ特性を有することを考慮した結果である。
【０００４】図３のＡ／Ｄコンバータ回路では、図４に
示すように、アナログ入力信号のレベルのフルスケー
ル、即ちΔΣ変調器３１のクリップレベル（帰還参照電
圧ＶREF+又はＶREF-）に近くなるとディジタル出力のノ
イズが大きくなる。そこで、アナログ入力信号の最大値
が帰還参照電圧に対して１／Ａ（例えば０．８）になる
ように、ΔΣ変調器３１での利得を絞る。その代わり後
段のディジタルフィルタ３５に利得Ａを与える。このよ
うなスケーリングを行うことにより、効果的にノイズを
低減することができる。
示すように、アナログ入力信号のレベルのフルスケー
ル、即ちΔΣ変調器３１のクリップレベル（帰還参照電
圧ＶREF+又はＶREF-）に近くなるとディジタル出力のノ
イズが大きくなる。そこで、アナログ入力信号の最大値
が帰還参照電圧に対して１／Ａ（例えば０．８）になる
ように、ΔΣ変調器３１での利得を絞る。その代わり後
段のディジタルフィルタ３５に利得Ａを与える。このよ
うなスケーリングを行うことにより、効果的にノイズを
低減することができる。
【０００５】ところで、入力アナログ信号に直流オフセ
ットがある場合、最終的にこの直流オフセットを除くキ
ャリブレーションが必要になる。そのためには例えば、
ディジタルフィルタ３５の出力に更にハイパスフィルタ
を設ければよい。ところが上述のようなスケーリングを
行って、ディジタルフィルタ３５に利得を持たせると、
ディジタルフイルタ３５の出力にハイパスフィルタを設
けた場合、大信号時のクリップの問題が生じる。
ットがある場合、最終的にこの直流オフセットを除くキ
ャリブレーションが必要になる。そのためには例えば、
ディジタルフィルタ３５の出力に更にハイパスフィルタ
を設ければよい。ところが上述のようなスケーリングを
行って、ディジタルフィルタ３５に利得を持たせると、
ディジタルフイルタ３５の出力にハイパスフィルタを設
けた場合、大信号時のクリップの問題が生じる。
【０００６】この問題を図５を用いて説明する。図５
（ａ）に示すように、直流オフセットΔＶがある大振幅
のアナログ入力信号を考える。±Ｖ１はディジタルフイ
ルタ３５のクリップレベルであり、±Ｖ２がΔΣ変調器
３１のクリップレベルである。±Ｖ１，±Ｖ２は、各々
の回路に入力されるアナログ入力信号（実際にはディジ
タル信号）に対する相対的なレベルで表されており、±
Ｖ１と±Ｖ２の大小関係は図５とは必ずしも一致しな
い。上述のスケーリングにより、入力アナログ信号の最
大振幅はΔΣ変調器３１のクリップレベルより小さく抑
えられるが、ディジタルフィルタ３５に利得Ａを与えた
ことで、ここでのクリップレベルは相対的に下がる。こ
のため図５（ａ）に示すように、正側に直流オフセット
ΔＶがあると、図５（ｂ）のように大振幅の入力アナロ
グ信号の正側がクリップされる事態が生じる。このと
き、ハイパスフィルタ出力は、直流オフセットは除去さ
れるものの、図示のように正側がクリップされた状態は
そのままである。これは具体的には、データのオーバー
フローによる歪みの原因となる。
（ａ）に示すように、直流オフセットΔＶがある大振幅
のアナログ入力信号を考える。±Ｖ１はディジタルフイ
ルタ３５のクリップレベルであり、±Ｖ２がΔΣ変調器
３１のクリップレベルである。±Ｖ１，±Ｖ２は、各々
の回路に入力されるアナログ入力信号（実際にはディジ
タル信号）に対する相対的なレベルで表されており、±
Ｖ１と±Ｖ２の大小関係は図５とは必ずしも一致しな
い。上述のスケーリングにより、入力アナログ信号の最
大振幅はΔΣ変調器３１のクリップレベルより小さく抑
えられるが、ディジタルフィルタ３５に利得Ａを与えた
ことで、ここでのクリップレベルは相対的に下がる。こ
のため図５（ａ）に示すように、正側に直流オフセット
ΔＶがあると、図５（ｂ）のように大振幅の入力アナロ
グ信号の正側がクリップされる事態が生じる。このと
き、ハイパスフィルタ出力は、直流オフセットは除去さ
れるものの、図示のように正側がクリップされた状態は
そのままである。これは具体的には、データのオーバー
フローによる歪みの原因となる。
【０００７】
【発明が解決しようとする課題】以上のように、ΔΣ変
調方式のＡ／Ｄコンバータ回路において、ノイズ低減の
ために変調器の利得を制限して、後段のディジタルフィ
ルタに利得を与えるというスケーリングを行うと、直流
オフセットがある場合に大振幅時にクリップが生じ、こ
のクリップの影響は直流オフセット除去の為にハイパス
フィルタを設けても除けないという問題があった。
調方式のＡ／Ｄコンバータ回路において、ノイズ低減の
ために変調器の利得を制限して、後段のディジタルフィ
ルタに利得を与えるというスケーリングを行うと、直流
オフセットがある場合に大振幅時にクリップが生じ、こ
のクリップの影響は直流オフセット除去の為にハイパス
フィルタを設けても除けないという問題があった。
【０００８】この発明は、上記した問題を解決して、ク
リップの影響を除いて効果的なノイズ低減を図ったΔΣ
変調方式のＡ／Ｄコンバータ回路を提供することを目的
とする。
リップの影響を除いて効果的なノイズ低減を図ったΔΣ
変調方式のＡ／Ｄコンバータ回路を提供することを目的
とする。
【０００９】
【課題を解決するための手段】この発明は、入力アナロ
グ信号をシリアルビット信号列に変換する、入力アナロ
グ信号の最大値が帰還参照電圧に対して１／Ａになるよ
うに利得が制限されたΔΣ変調器と、このΔΣ変調器か
ら出力されるシリアルビット信号列から前記入カアナロ
グ信号に対応する低周波数成分を取り出してパラレルビ
ットのディジタルデータに変換するディジタルフィルタ
と、このディジタルフィルタの出力から前記入力アナロ
グ信号の直流オフセット成分を除去するハイパスフィル
タと、このハイパスフイルタの出力に利得Ａを掛ける乗
算手段とを備えたＡ／Ｄコンバータ回路において、前記
ディジタルフィルタのディジタルデータに発生するノイ
ズのレベルが、前記入力アナログ信号がゼロレベル入力
であるときに発生するノイズのレベルで略一定となるよ
うに、前記Ａの値を設定したことを特徴としている。
グ信号をシリアルビット信号列に変換する、入力アナロ
グ信号の最大値が帰還参照電圧に対して１／Ａになるよ
うに利得が制限されたΔΣ変調器と、このΔΣ変調器か
ら出力されるシリアルビット信号列から前記入カアナロ
グ信号に対応する低周波数成分を取り出してパラレルビ
ットのディジタルデータに変換するディジタルフィルタ
と、このディジタルフィルタの出力から前記入力アナロ
グ信号の直流オフセット成分を除去するハイパスフィル
タと、このハイパスフイルタの出力に利得Ａを掛ける乗
算手段とを備えたＡ／Ｄコンバータ回路において、前記
ディジタルフィルタのディジタルデータに発生するノイ
ズのレベルが、前記入力アナログ信号がゼロレベル入力
であるときに発生するノイズのレベルで略一定となるよ
うに、前記Ａの値を設定したことを特徴としている。
【００１０】
【作用】この発明においては、ΔΣ変調器での利得を制
限したことに対するスケーリングを、直流オフセットを
除去するハイパスフィルタの後に乗算回路を設けること
により行っている。この様にして変調器出力をディジタ
ルデータに変換するディジタルフィルタに利得を持たせ
ることなく、直流オフセットを除去した後に利得を持た
せることによって、従来のような大きなクリップがなく
なり、クリップがあるとしても正負で対称になるため、
その影響は小さい。
限したことに対するスケーリングを、直流オフセットを
除去するハイパスフィルタの後に乗算回路を設けること
により行っている。この様にして変調器出力をディジタ
ルデータに変換するディジタルフィルタに利得を持たせ
ることなく、直流オフセットを除去した後に利得を持た
せることによって、従来のような大きなクリップがなく
なり、クリップがあるとしても正負で対称になるため、
その影響は小さい。
【００１１】
【実施例】以下、図面を参照して、この発明の実施例を
説明する。図１は、この発明の一実施例に係るＡ／Ｄコ
ンバータ回路の構成である。ΔΣ変調器１１は、アナロ
グ入力信号が入力されるスイッチト・キャパシタ積分器
１２と、その出力を量子化するクロックト・コンパレー
タ等の１ビット量子化器１３と、その出力を１サンプル
遅延を行って積分器１２に帰還する帰還回路１４とから
構成される。この基本構成は従来と同様である。但し図
では基本構成を示しているが、実際には２次あるいは３
次等の高次変調器とすることができる。このΔΣ変調器
１１には利得１／Ａが与えられる。具体的には、１／Ａ
＝０．５とする。
説明する。図１は、この発明の一実施例に係るＡ／Ｄコ
ンバータ回路の構成である。ΔΣ変調器１１は、アナロ
グ入力信号が入力されるスイッチト・キャパシタ積分器
１２と、その出力を量子化するクロックト・コンパレー
タ等の１ビット量子化器１３と、その出力を１サンプル
遅延を行って積分器１２に帰還する帰還回路１４とから
構成される。この基本構成は従来と同様である。但し図
では基本構成を示しているが、実際には２次あるいは３
次等の高次変調器とすることができる。このΔΣ変調器
１１には利得１／Ａが与えられる。具体的には、１／Ａ
＝０．５とする。
【００１２】ΔΣ変調器１１から得られるシリアルビッ
ト信号列は、ローパスフィルタ（ＬＰＦ）の機能を持つ
ディジタルフィルタ１５に入力される。このディジタル
フィルタ１５において、入力された信号列は所定ビット
のディジタルデータに変換される。ディジタルフィルタ
１５の出力は、直流オフセット成分を除去するキャリブ
レーション用のハイパスフィルタ（ＨＰＦ）１６に入力
される。ハイパスフィルタ１６の出力に、スケーリング
のために利得Ａを持たせた乗算回路１７が設けられる。
具体的には、Ａ＝２とする。
ト信号列は、ローパスフィルタ（ＬＰＦ）の機能を持つ
ディジタルフィルタ１５に入力される。このディジタル
フィルタ１５において、入力された信号列は所定ビット
のディジタルデータに変換される。ディジタルフィルタ
１５の出力は、直流オフセット成分を除去するキャリブ
レーション用のハイパスフィルタ（ＨＰＦ）１６に入力
される。ハイパスフィルタ１６の出力に、スケーリング
のために利得Ａを持たせた乗算回路１７が設けられる。
具体的には、Ａ＝２とする。
【００１３】この様な構成とすると、変調器で利得を１
／Ａに絞り、最後に利得Ａをかけることにより、変調ノ
イズを低減することができる。また、ディジタルフィル
タ１５及びハイパスフィルタ１６には利得を持たせない
から、直流オフセットがある場合にもクリップが生じな
い。このことを図５と比較して、具体的に図２を用いて
説明する。
／Ａに絞り、最後に利得Ａをかけることにより、変調ノ
イズを低減することができる。また、ディジタルフィル
タ１５及びハイパスフィルタ１６には利得を持たせない
から、直流オフセットがある場合にもクリップが生じな
い。このことを図５と比較して、具体的に図２を用いて
説明する。
【００１４】この実施例ではディジタルフィルタ１５，
ハイパスフィルタ１６には利得を持たせないから、図２
（ａ）に示すように、変調器でのクリップレベル±Ｖ２
がそのままディジタルフィルタ１５でのクリップレベル
となる。従って、図２（ａ）のように直流オフセットΔ
Ｖがある大振幅アナログ入力の場合も、ディジタルフイ
ルタ１５でクリップが生じることはなく、更にハイパス
フィルタ１６により直流オフセットを除去しても、図２
（ｂ）のようにクリップは生じない。
ハイパスフィルタ１６には利得を持たせないから、図２
（ａ）に示すように、変調器でのクリップレベル±Ｖ２
がそのままディジタルフィルタ１５でのクリップレベル
となる。従って、図２（ａ）のように直流オフセットΔ
Ｖがある大振幅アナログ入力の場合も、ディジタルフイ
ルタ１５でクリップが生じることはなく、更にハイパス
フィルタ１６により直流オフセットを除去しても、図２
（ｂ）のようにクリップは生じない。
【００１５】また乗算回路１７で利得Ａを与えること
で、最終的に（ｃ）のようにクリップが生じるとして
も、既に直流オフセットは除去されているから、正負の
クリップレベル±Ｖ３で僅かにクリップされるだけであ
る。しかも正負対称にクリップされ、正負いずれか一方
のみにおいて大きなクリップが生じるということはな
い。従って従来のように直流オフセットがある状態でク
リップされる場合と比べて、クリップによる歪みは大き
く低減される。
で、最終的に（ｃ）のようにクリップが生じるとして
も、既に直流オフセットは除去されているから、正負の
クリップレベル±Ｖ３で僅かにクリップされるだけであ
る。しかも正負対称にクリップされ、正負いずれか一方
のみにおいて大きなクリップが生じるということはな
い。従って従来のように直流オフセットがある状態でク
リップされる場合と比べて、クリップによる歪みは大き
く低減される。
【００１６】
【発明の効果】以上述べたようにこの発明によれば、Δ
Σ変調器での利得を制限したことに対するスケーリング
を、直流オフセットを除去するハイパスフィルタの後に
利得を持たせることにより行うことで、効果的な直流オ
フセット除去とノイズ低減を図ったＡ／Ｄコンバータ回
路を実現することができる。
Σ変調器での利得を制限したことに対するスケーリング
を、直流オフセットを除去するハイパスフィルタの後に
利得を持たせることにより行うことで、効果的な直流オ
フセット除去とノイズ低減を図ったＡ／Ｄコンバータ回
路を実現することができる。
【図１】 この発明の一実施例に係るＡ／Ｄコンバータ
回路を示す。
回路を示す。
【図２】 同実施例のノイズ低減の作用を示す。
【図３】 従来のＡ／Ｄコンバータ回路を示す。
【図４】 ΔΣ変調器のノイズ特性を示す。
【図５】 従来例の問題点を説明するための図である。
１１…ΔΣ変調器、１２…スイッチト・キャパシタ、１
３…１ビット量子化器、１４…帰還回路、１５…ディジ
タルフイルタ、１６…ハイパスフイルタ、１７…乗算回
路。
３…１ビット量子化器、１４…帰還回路、１５…ディジ
タルフイルタ、１６…ハイパスフイルタ、１７…乗算回
路。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−211720（ＪＰ，Ａ) 特開 平２−209017（ＪＰ，Ａ)
Claims (1)
- 【請求項１】 入力アナログ信号をシリアルビット信号
列に変換する、入力アナログ信号の最大値が帰還参照電
圧に対して１／Ａになるように利得が制限されたΔΣ変
調器と、 このΔΣ変調器から出力されるシリアルビット信号列か
ら前記入力アナログ信号に対応する低周波数成分を取り
出してパラレルビットのディジタルデータに変換するデ
ィジタルフィルタと、 このディジタルフィルタの出力から前記入力アナログ信
号の直流オフセット成分を除去するハイパスフィルタ
と、 このハイパスフィルタの出力に利得Ａを掛ける乗算手段
とを備えたＡ／Ｄコンバータ回路において、 前記ディジタルフィルタのディジタルデータに発生する
ノイズのレベルが、前記入力アナログ信号がゼロレベル
入力であるときに発生するノイズのレベルで略一定とな
るように、前記Ａの値を設定した ことを特徴とするＡ／
Ｄコンバータ回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6261927A JP3047368B2 (ja) | 1994-09-30 | 1994-09-30 | Ａ／ｄコンバータ回路 |
| US08/533,764 US5757299A (en) | 1994-09-30 | 1995-09-26 | Analog-Digital converter using delta sigma modulation digital filtering, and gain-scaling |
| TW084110093A TW277185B (ja) | 1994-09-30 | 1995-09-27 | |
| EP95115481A EP0704980B1 (en) | 1994-09-30 | 1995-09-29 | Analog-digital converter using Delta Sigma modulation |
| DE69530737T DE69530737T2 (de) | 1994-09-30 | 1995-09-29 | AD-Wandler mit Sigma Delta Modulation |
| US09/067,046 US6018262A (en) | 1994-09-30 | 1998-04-27 | CMOS differential amplifier for a delta sigma modulator applicable for an analog-to-digital converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6261927A JP3047368B2 (ja) | 1994-09-30 | 1994-09-30 | Ａ／ｄコンバータ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08102676A JPH08102676A (ja) | 1996-04-16 |
| JP3047368B2 true JP3047368B2 (ja) | 2000-05-29 |
Family
ID=17368649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6261927A Expired - Lifetime JP3047368B2 (ja) | 1994-09-30 | 1994-09-30 | Ａ／ｄコンバータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3047368B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6538588B1 (en) * | 2000-09-18 | 2003-03-25 | Qualcomm, Incorporated | Multi-sampling Σ-Δ analog-to-digital converter |
| JP2013055401A (ja) * | 2011-09-01 | 2013-03-21 | Mitsubishi Electric Corp | Δς変調器およびそれを用いたａ／ｄ変換器 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6298918A (ja) * | 1985-10-25 | 1987-05-08 | Oki Electric Ind Co Ltd | アナログ・ディジタル変換器のデルタ・シグマ変調回路 |
| JPS62122331A (ja) * | 1985-11-21 | 1987-06-03 | Sony Corp | デイジタル信号のノンリニア圧縮装置 |
| JPS62169529A (ja) * | 1986-01-22 | 1987-07-25 | Oki Electric Ind Co Ltd | アナログ・デイジタル変換器のデルタ・シグマ変調回路 |
| JPH02211720A (ja) * | 1989-02-10 | 1990-08-23 | Matsushita Electric Ind Co Ltd | Ａ／ｄ変換装置 |
| JPH03145822A (ja) * | 1989-10-31 | 1991-06-21 | Toshiba Corp | シグマ・デルタ変調器 |
| US5187482A (en) * | 1992-03-02 | 1993-02-16 | General Electric Company | Delta sigma analog-to-digital converter with increased dynamic range |
| JPH06284008A (ja) * | 1993-03-26 | 1994-10-07 | Ee K M:Kk | Ａｄ変換器 |
-
1994
- 1994-09-30 JP JP6261927A patent/JP3047368B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08102676A (ja) | 1996-04-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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