JP2019062473A - パワーオンリセット回路、および半導体装置 - Google Patents

Abstract

【課題】選択範囲が広くかつより高い電圧のパワーオンリセット信号、リセット解除信号の生成が可能であり、さらにトリミングの必要性が極力排除されるとともに消費電流の削減が可能なパワーオンリセット回路、および半導体装置を提供すること。【解決手段】電源ＶＤＤＬの起動に伴って被給電回路にリセット信号ｐｏｒを供給するパワーオンリセット回路１０であって、一対の入力部に入力された電圧の差分を用いて制御電圧ｐｇａｔｅを出力する差動部７０、および制御電圧ｐｇａｔｅを用いて生成した基準電圧ｖｒｅｆ（１Ｖ）を一対の入力部の一方に帰還させる出力部７１を含む基準電圧生成部と、電源ＶＤＤＬの起動に伴って変化する制御電圧ｐｇａｔｅについて基準電圧ｖｒｅｆ（Ｖ）に対する比較動作を行ってリセット解除信号を生成し被給電回路に供給する比較部７２と、を備えた。【選択図】図１

Description

本発明は、パワーオンリセット回路、および半導体装置に関する。

パワーオンリセット（Ｐｏｗｅｒ Ｏｎ Ｒｅｓｅｔ）回路とは、電源投入時において被給電回路に対し自動的にリセットをかけた後さらに解除する回路をいう。すなわち、パワーオンリセット回路は、電源電圧が安定するまで被給電回路をリセット状態とし、電源電圧が安定した時点でリセット状態を解除する機能を有している。

パワーオンリセット回路の従来技術として、例えば特許文献１に開示されたものが知られている。特許文献１に開示されたパワーオンリセット回路は、電源電圧を監視する第１の監視回路と、第１の監視回路によって監視された電源電圧が第１の所定値を超えているとき、リセット解除信号を出力する出力回路と、第１の監視回路よりも消費電流が低い制御回路とを有し、制御回路が、電源電圧を監視する第２の監視回路と、第２の監視回路によって監視された電源電圧が第１の所定値よりも高い第２の所定値を超えているとき、第１の監視回路に流れる電流を抑制する抑制回路と、第２の監視回路によって監視された電源電圧が第２の所定値を超えているとき、リセット解除信号の出力を補償する補償回路とを備えている。特許文献１に係るパワーオンリセット回路は消費電流の低減を目的としている。

特開２０１１−２３４２４１号公報

ところで、パワーオンリセット回路においては、パワーオンリセットの対象となる被給電回路が多岐におよぶため、パワーオンリセット回路に固有の種々の課題が存在する。例えば、パワーオンリセット回路から被給電回路に送られるパワーオンリセット信号の電圧（以下、「リセット電圧」という場合がある）、あるいはパワーオンリセットを解除する電圧（以下、「リセット解除電圧」という場合がある）の選択範囲を広げること、リセット電圧あるいはリセット解除電圧（以下、「リセット電圧等」という場合がある）のばらつきを抑制すること等が挙げられる。

まず、リセット電圧等の選択範囲の拡大に関する問題点について説明する。例えば、リセット解除電圧を１．２Ｖ程度にする場合を考える。ここでは、リセット解除電圧として、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）によるダイオードやバイポーラによるダイオードに、所定の電流を流した際に発生する電圧を用いることとする。この場合、ＭＯＳトランジスタの閾値は０．７Ｖ程度であるため、１．２Ｖ程度を出すためには電流をその分多く流さなければならない。すなわち通常動作時に電流が増加してしまう。また、高い電圧でリセットをかけることが難しいため、例えばマイコン自体のリセットのために、リセット専用にＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）が必要になる場合もあった。

一方、リセット電圧等のばらつきに関しては以下のような問題点がある。すなわち、リセット電圧等は素子のばらつきに起因して、あるいは設計上の問題（素子ばらつきを抑えることが考慮できていない設計等）に起因して、ばらつく可能性がある。リセット電圧等のばらつきを抑える必要がある場合、リセット電圧、リセット解除電圧のサンプルごとの調整、すなわちトリミングが必要になる。特に半導体集積回路の低電圧化が進行する趨勢下、被給電回路の電源仕様、実際に動作可能な電圧等を勘案すると、リセット電圧等がばらつくことにより、歩留りが悪化する懸念がある。この場合、トリミングが必須のものとなる。しかしながら、リセットを実行している間にトリミングすることは非常に困難である。トリミングは、一般にトリミングコードにより所定の回路の定数等を設定して行われるが、リセット中は被給電回路内部のＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｓｅｃｃｉｎｇ Ｕｎｉｔ）等のラッチ回路がリセットされているため、トリミンコードの読み込みができないからである。

上記の問題に対しては、ヒューズを用いることによって回避することも考えられる。ヒューズは物理的に配線やポリシリコンによる抵抗等を切断し、記録する。そのため、フリップフロップなどのラッチ回路を通さなければ、たとえリセット前でリセット中であってもトリミングコードを読み込むことができる。しかしながら、ヒューズを用いる方式では、製造工程にトリミングのためのテスト工程、さらにヒューズを切断する工程が追加されるので製造工程が煩雑化するという問題がある。また、テストコストの増加の問題もある。さらに、ヒューズは比較的面積が大きいため、レイアウト面積の増加という問題もある。

ここで、図１１を参照し、広い電圧範囲で、かつ広い電源電圧起動傾き（単位Ｖ／ｓ：Ｖｏｌｔａｇｅ ｐｅｒ ｓｅｃｏｎｄ：電源電圧の立ち上がり速度）に対応した比較例に係るパワーオンリセット回路について説明する。図１１（ａ）は、リセット信号の生成にＭＯＳダイオードの閾値電圧を用いたパワーオンリセット回路１００の回路図を示している。図１１に示すように、パワーオンリセット回路１００は、Ｐチャネル型ＭＯＳ電界効果トランジスタ（以下、「ＰＭＯＳトランジスタ」）Ｐ１００、電流源（カレントソース）ＣＳ１、およびインバータＩＮＶ１００を含んで構成されている。

ＰＭＯＳトランジスタＰ１００のソースは電源ＶＤＤＬに接続され、ゲートはグランドに接続され、ドレインはインバータＩＮＶ１００の入力および電流源ＣＳ１に接続されている。電流源ＣＳ１はグランドに流れ込むように接続されている。ｏｕｔ０１ａ０１はインバータＩＮＶ１００の出力ノードを表し、ｎｏｄｅ０１ａ０１はＰＭＯＳトランジスタＰ１００と電流源ＣＳ１との接続ノード（インバータＩＮＶ１００の入力ノード）を各々表している。なお、本例ではＭＯＳダイオードの閾値電圧を用いた形態を例示して説明するが、これに限られず、バイポーラダイオードの閾値電圧を用いる形態としてもよい。

一般に、ＭＯＳダイオードやバイポーラダイオードの閾値電圧は、該ＭＯＳダイオードやバイポーラダイオードに流す電流によって変化する。そして、電源電圧がＭＯＳダイオードやバイポーラダイオードの閾値電圧以上の電圧となった場合に、被給電回路に対するリセットが解除される。

次に、図１１（ｂ）、（ｃ）、（ｄ）を参照して、パワーオンリセット回路１００の動作について説明する。図１１（ｂ）、（ｃ）、（ｄ）は図１１（ａ）に示すパワーオンリセット回路１００の各部の電圧波形を示している。すなわち、図１１（ａ）は、電源ＶＤＤＬとＰＭＯＳトランジスタＰ１００の閾値電圧ＶＴとの関係を、図１１（ｃ）はノードｎｏｄｅ０１ａ０１の波形を、図１１（ｄ）は出力ノードｏｕｔ０１ａ０１の波形を各々示している。

電源ＶＤＤＬが立ち上がり中で、ＰＭＯＳトランジスタＰ１００の閾値電圧ＶＴ以下となっている間は、ＰＭＯＳトランジスタＰ１００はオンしない。そのため、ＰＭＯＳトランジスタＰ１００よりも電流源ＣＳ１が強くオンしている状態なので、図１１（ｃ）に示すように、ノードｎｏｄｅ０１ａ０１はロウレベル（以下、「Ｌ」）となっている。さらに電源ＶＤＤＬが立ち上がり、電源ＶＤＤＬがＰＭＯＳトランジスタＰ１００の閾値電圧ＶＴ以上になったとき、ＰＭＯＳトランジスタＰ１００はオンとなり、電流源ＣＳ１以上の電流を流すようになる。その結果、ノードｎｏｄｅ０１ａ０１はハイレベル（以下、「Ｈ」）になる。その際、出力ノードｏｕｔ０１ａ０１からはＬが出力される。

その結果、ノードｎｏｄｅ０１ａ０１の電圧変化による信号は、電源ＶＤＤＬが低いときはＬを出力し、電源ＶＤＤＬが閾値電圧ＶＴを超えたときにＨを出力する信号となる。
そのため、ノードｎｏｄｅ０１ａ０１の電圧変化は電源ＶＤＤＬの起動を知らせる信号とみることができるので、この信号を、電源ＶＤＤＬのパワーオンリセット信号（電源投入時に自動的にリセットをかける信号）として用いることができる。なお、パワーオンリセット回路１００は、Ｎチャネル型ＭＯＳ電界効果トランジスタ（以下、「ＮＭＯＳトランジスタ」）Ｎ１００、電流源ＣＳ２、およびインバータ１０１を用いて図１１（ｅ）に示すパワーオンリセット回路１００Ａのように構成してもよい。

図１１（ａ）に示すパワーオンリセット回路１００によれば、比較的簡易な回路構成でき、しかも原理的には電源電圧の立ち上がり速度にかかわらずリセットをかけることができる。しかしながら、ＰＭＯＳトランジスタの閾値電圧が、０．７Ｖ程度であることが問題となる。すなわち、このことはパワーオンリセット解除時の電源ＶＤＤＬの電圧が０．７Ｖ付近ということであり、これは、電源電圧の立ち上がり速度が緩やかな場合を想定すると、約０．７Ｖの電源ＶＤＤＬの電圧でロジック回路が動き出さなければならないことを意味する。例えば、通常動作時の電源ＶＤＤＬの電圧が１．２Ｖであるような場合、０．７Ｖでのパワーオンリセット解除は、解除電圧としては低すぎることになる。ＭＯＳトランジスタを２個直列に接続して２閾値電圧方式にすれば、パワーオンリセット解除時の電源ＶＤＤＬの電圧は１．４Ｖ必要となり、この場合電源ＶＤＤＬの電圧如何にかかわらずパワーオンリセットが解除されることはない。ＰＭＯＳトランジスタに流す電流を増やして、ＰＭＯＳトランジスタの閾値電圧ＶＴを０．９Ｖ程度にするという手段もあるが、閾値電圧ＶＴを上げるためには１００倍といったオーダーで電流源の電流を多くする必要がある。すなわち、通常動作時の消費電流が増加してしまうという問題がある。

この点特許文献１に開示されたパワーオンリセット回路は消費電流の削減を目的とするものではあるが、パワーオンリセット信号の電圧値そのものは問題としていない。

本発明は、上述した課題を解決するためになされたものであり、選択範囲が広くかつより高い電圧のパワーオンリセット信号、リセット解除信号の生成が可能であり、さらにトリミングの必要性が極力排除されるとともに消費電流の削減が可能なパワーオンリセット回路、および半導体装置を提供することを目的とする。

本発明に係るパワーオンリセット回路は、電源の起動に伴って被給電回路にリセット信号を供給するパワーオンリセット回路であって、一対の入力部に入力された電圧の差分を用いて制御電圧を出力する差動部、および前記制御電圧を用いて生成した基準電圧を前記一対の入力部の一方に帰還させる出力部を含む基準電圧生成部と、前記電源の起動に伴って変化する前記制御電圧について前記基準電圧に対する比較動作を行ってリセット解除信号を生成し前記被給電回路に供給する比較部と、を備えたものである。

本発明に係る半導体装置は、上記のパワーオンリセット回路と、前記電源から電力が供給されるとともに前記電源の起動に伴って前記パワーオンリセット回路からリセット信号が供給される被給電回路と、を備えたものである。

本発明によれば、選択範囲が広くかつより高い電圧のパワーオンリセット信号、リセット解除信号の生成が可能であり、さらにトリミングの必要性が極力排除されるとともに消費電流の削減が可能なパワーオンリセット回路、および半導体装置を提供することができるという効果を奏する。

（ａ）は第１の実施の形態に係るパワーオンリセット回路の構成の一例を示す回路図であり、（ｂ）から（ｄ）は各部の動作波形を示す図である。 （ａ）は第１の実施の形態に係るパワーオンリセット回路の等価ブロック図、（ｂ）はパワーオンリセット信号の温度変動特性を、従来技術に係るパワーオンリセット信号の温度変動特性と比較して示すグラフである。 （ａ）、（ｂ）は、第１の実施の形態に係るパワーオンリセット回路の変形例を示す回路図である。 （ａ）は第２の実施の形態に係るパワーオンリセット回路の構成の一例を示す回路図、（ｂ）、（ｃ）は各部動作波形を示す図である。 （ａ）、（ｂ）は、ヒステリシスの効果を説明する図、（ｃ）は第２の実施の形態に係るパワーオンリセット回路の等価ブロック図である。 （ａ）は第３の実施の形態に係るパワーオンリセット回路の構成の一例を示す回路図、（ｂ）から（ｄ）は各部動作波形を示す図、（ｅ）は第３の実施の形態に係るパワーオンリセット回路の等価ブロック図である。 第３の実施の形態に係るパワーオンリセット回路の変形例を示す回路図である。 （ａ）は第４の実施の形態に係るパワーオンリセット回路の構成の一例を示す回路図、（ｂ）から（ｄ）は各部動作波形を示す図である。 （ａ）は第４の実施の形態に係るパワーオンリセット回路の等価ブロック図、（ｂ）は第４の実施の形態に係るパワーオンリセット回路の変形例を示す等価ブロック図である。 （ａ）は第５の実施の形態に係るパワーオンリセット回路の構成の一例を示す回路図、（ｂ）から（ｄ）は各部動作波形を示す図、（ｅ）は第５の実施の形態に係るパワーオンリセット回路の等価ブロック図である。 （ａ）は比較例に係るパワーオンリセット回路の回路図、（ｂ）から（ｄ）は各部動作波形、（ｅ）は他の比較例に係るパワーオンリセット回路の回路図である。

以下、図面を参照し、本発明を実施するための形態について詳細に説明する。本実施の形態では、一例として、ロジック系の電源ＶＤＤＬの電圧を検知するパワーオンリセット回路を例示して説明する。ロジック系の特徴として、電源ＶＤＤＬの電圧がある程度高くなってからロジック回路の初期化（パワーオンリセット解除）を行う必要がある。ここで、ロジック系の電源にリセットをかける理由は、ロジック系回路を構成するフリップフロップなどのラッチ回路、記憶回路が初期状態において不定のため、レベルシフタの出力が不定になっていることによる。なお、本実施の形態ではロジック系の電源にリセットをかける場合を例示して説明するが、本実施の形態に係るパワーオンリセット回路は、アナログ系の電源のリセット回路としても使用可能である。

［第１の実施の形態］
図１から図３を参照して、本実施の形態に係るパワーオンリセット回路、および半導体装置について説明する。

図１は、本実施の形態に係るパワーオンリセット回路（以下、「ＰＯＲ回路」）１０を示している。図１（ａ）に示すように、ＰＯＲ回路１０は、ＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ３、Ｐ４、ＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３、Ｎ４、Ｎ５、および容量Ｃ１を含んで構成されている。なお、図１（ａ）に示す「５ｕｍ／２ｕｍ」等の表示はトランジスタのサイズの一例を示しており、各々「ゲート幅／ゲート長」を意味している。

ＮＭＯＳトランジスタＮ１のドレインはＰＭＯＳトランジスタＰ１のドレインに接続され、ＮＭＯＳトランジスタＮ２のドレインはＰＭＯＳトランジスタＰ２のドレインに接続され、ＮＭＯＳトランジスタＮ１、Ｎ２の各々のソースはＮＭＯＳトランジスタＮ３のドレインに接続されている。ＮＭＯＳトランジスタＮ１のゲートはグランドに接続され（接地され）、ＮＭＯＳトランジスタＮ２のゲートは後述する基準電圧ｖｒｅｆ（１Ｖ）のノードに接続されている。ＰＭＯＳトランジスタＰ１、Ｐ２の各々のソースは電源ＶＤＤＬに接続され、ＰＭＯＳトランジスタＰ２のゲートとドレインが接続されている。ＮＭＯＳトランジスタＮ３のソースはグランドに接続され、ＮＭＯＳトランジスタＮ３のゲートにはバイアス電圧ｂｉａｓが印加されている。Ｐ型ＭＯＳトランジスタＰ１、Ｐ２はカレントミラー回路を構成し、ＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３は、Ｐ型ＭＯＳトランジスタＰ１、Ｐ２を負荷とし、ＮＭＯＳトランジスタＮ３を電流源とする差動増幅器を構成している。この差動増幅器は、後述するように基準電圧ｖｒｅｆ（１Ｖ）、パワーオンリセット信号であるｐｏｒ信号を発生させるためのｐｇａｔｅ信号（本発明に係る「制御電圧」に相当）を生成する機能を有しており、以下この差動増幅器を「差動部７０」という。なお、以下の説明においては、「ノードｖｒｅｆ（１Ｖ）」の電圧を「基準電圧ｖｒｅｆ（１Ｖ）」といい、「ノードｐｏｒ」の電圧を「ｐｏｒ信号」といい、「ノードｐｇａｔｅ」の電圧を「ｐｇａｔｅ信号」という。また、電圧を特定しない基準電圧を「基準電圧ｖｒｅｆ」という。

ＰＭＯＳトランジスタＰ３のソースは電源ＶＤＤＬに接続され、ドレインはＮＭＯＳトランジスタＮ２のゲートおよびＮＭＯＳトランジスタＮ４のドレインに接続され、ゲートにはＰＭＯＳトランジスタＰ１のドレインとＮＭＯＳトランジスタＮ１のドレインとの接続の電圧であるｐｇａｔｅ信号が供給されている。ＮＭＯＳトランジスタＮ４のドレインはＰＭＯＳトランジスタＰ３のドレインおよびＮＭＯＳトランジスタＮ２のゲートに接続され、ソースはグランドに接続され、ゲートにはバイアス電圧ｂｉａｓが供給されている。つまり、ＮＭＯＳトランジスタＮ４は電流源として作用する。ＰＭＯＳトランジスタＰ３およびＮＭＯＳトランジスタＮ４はｐｇａｔｅ信号を入力として基準電圧ｖｒｅｆ（１Ｖ）を出力する出力部７１を構成している。その意味において差動部７０と出力部７１とを併せて「基準電圧生成部」という場合がある。換言すると、基準電圧生成部は基準電圧ｖｒｅｆ（１Ｖ）を生成する負帰還増幅器とみなせる。

ＰＭＯＳトランジスタＰ４のソースは電源ＶＤＤＬに接続され、ドレインはＮＭＯＳトランジスタＮ５のドレインに接続され、ゲートにはｐｇａｔｅ信号が供給されている。ＮＭＯＳトランジスタＮ５のドレインはＰＭＯＳトランジスタＰ４のドレインに接続され、ソースはグランドに接続され、ゲートにはバイアス電圧ｂｉａｓが供給されている。ＰＭＯＳトランジスタＰ４およびＮＭＯＳトランジスタＮ５は、ｐｇａｔｅ信号と基準電圧ｖｒｅｆ（１Ｖ）との比較動作を行ってパワーオンリセット信号であるｐｏｒ信号を出力する比較部７２を構成している。

図２（ａ）は、ＰＯＲ回路１０を等価的に表したブロック図である。図２（ａ）に示すように、ＰＯＲ回路１０は、一方の入力ＩＮ１がグランドに接続され、他方の入力ＩＮ２に基準電圧Ｖｒｅｆ（１Ｖ）が帰還され、パワーオンリセット信号であるｐｏｒ信号を出力する回路とみなすことができる。ｐｏｒ信号は図示しないパワーオンリセットの対象回路である被給電回路に接続され、該被給電回路に対するパワーオンリセットを行う。

図１（ａ）に示すように、本実施の形態に係るＰＯＲ回路１０では、ＮＭＯＳトランジスタＮ１はデプレッション型のＭＯＳ電界効果トランジスタ（以下、「ＤＭＯＳ」）、ＮＭＯＳトランジスタＮ２は低閾値型のＭＯＳ電界効果トランジスタ（以下、「ＬＶＴ ＮＭＯＳ」）とされている。ＤＭＯＳとは、ゲート−ソース間電圧ＶＧＳが０Ｖで反転層が形成されるようにされたＭＯＳトランジスタで、一般に閾値電圧ＶＴが負となっている。
一方、ＬＶＴ ＮＭＯＳはエンハンスメント型で、閾値電圧ＶＴは正であるが、標準的な閾値電圧ＶＴよりも低くされている。本実施の形態では、一例として、ＮＭＯＳトランジスタＮ１（ＤＭＯＳ）の閾値電圧ＶＴは約−０．５Ｖ、ＮＭＯＳトランジスタＮ２（ＬＶＴ ＭＯＳ）の閾値電圧ＶＴは約０．４５Ｖとされている。

このように閾値電圧ＶＴの異なるＮＭＯＳトランジスタで差動段を構成することにより、閾値電圧ＶＴの差分を基準電圧として生成する回路を構成することができる。すなわち、ＰＯＲ回路１０の差動部７０は、ＮＭＯＳトランジスタＮ１の閾値電圧ＶＴ（＝−０．５Ｖ）と、ＮＭＯＳトランジスタＮ２の閾値電圧ＶＴ（＝０．４５Ｖ）との差分（０．４５Ｖ−（−０．５Ｖ）＝０．９５Ｖ≒１Ｖ）を基準電圧ｖｒｅｆとして出力する。なお、ＰＯＲ回路１０から発生させる基準電圧ｖｒｅｆの電圧値、ｐｏｒ信号の電圧値は、ＮＭＯＳトランジスタＮ１、Ｎ２の閾値電圧ＶＴを変えることによって調整が可能である。例えば、ＮＭＯＳトランジスタＮ２として、ＬＶＴ ＮＭＯＳのかわりに閾値電圧ＶＴが標準的な値であるＮｏｒｍａｌＶＴ ＮＭＯＳを用いてもよい。ＮＭＯＳトランジスタＮ２として、例えば閾値電圧ＶＴが約０．７ＶのＮｏｒｍａｌＶＴ ＮＭＯＳを用いると、約１Ｖの基準電圧ｖｒｅｆを約１．３Ｖとすることができる（図３（ｂ）に示すＰＯＲ回路１０Ｂ参照）。あるいは、ＮＭＯＳトランジスタＮ１、Ｎ２として、ＬＶＴ ＮＭＯＳとＮｏｒｍａｌＶＴ ＮＭＯＳとを組み合わせてもよい。この場合は、特に基準電圧ｖｒｅｆの電圧値、ｐｏｒ信号の電圧値を下げる場合に好適である。

図１（ｂ）、（ｃ）、（ｄ）は、電源ＶＤＤＬのグランド（０Ｖ）からの立ち上がりに伴うＰＯＲ回路１０の各部の動作波形を示している。図１（ｂ）は、基準電圧ｖｒｅｆ（１Ｖ）の位置を示している。図１（ｃ）に示すように、ｐｇａｔｅ信号は電源ＶＤＤＬがｖｒｅｆ（１Ｖ）に達するまではほぼ０Ｖ、ｖｒｅｆ（１Ｖ）に到達した以降は電源ＶＤＤＬの電源に追従して変化する。また、図１（ｄ）に示すように、ｐｏｒ信号は所定の位置（例えば基準電圧ｖｒｅｆ（１Ｖ）が０．９Ｖ程度となる位置）において立ち上がり、電源ＶＤＤＬの上昇に伴って電圧値が上昇し、電源ＶＤＤＬがｖｒｅｆ（１Ｖ）に達すると立ち下がる。すなわち、電源ＶＤＤＬの上昇に伴って、パルス状のパワーオンリセット信号であるｐｏｒ信号が生成される。この場合のｐｏｒ信号のピーク値は約１Ｖとなる。
なお、後述するように、ＰＯＲ回路１０では回路構成上の理由からｐｇａｔｅ信号は所定の電圧値となり、０Ｖまで落ちきることはない。

以下、上記のようなｐｇａｔｅ信号、ｐｏｒ信号が発生する理由について説明する。ＰＯＲ回路１０の差動部７０は、電源ＶＤＤＬが１Ｖ（＝基準電圧ｖｒｅｆ（１Ｖ）の電圧値）以下の場合、負帰還構成によりＰＭＯＳトランジスタＰ３をオンさせようと動作する特性を用いている。すなわち、電源ＶＤＤＬが１Ｖ以下の場合、ＰＭＯＳトランジスタＰ３をオンさせるためにｐｇａｔｅ信号が低下する。ここで、ＮＭＯＳトランジスタＮ２（ＬＶＴ ＮＭＯＳ）の閾値電圧ＶＴを「１ＬＶＴ」と表記すると、ｐｇａｔｅ信号は以下の（式１）で表すことができる。
ｐｇａｔｅ＝ｖｒｅｆ−１ＬＶＴ ・・・ （式１）
ここでは、ＮＭＯＳトランジスタＮ２のソース−ドレイン間の電圧を０Ｖとしている。また、リセットがかかっている電圧領域ではｖｒｅｆ＝ＶＤＤＬ（基準電圧ｖｒｅｆは電源ＶＤＤＬに追従する）であることを考慮している。
つまり、ｖｒｅｆ＝ＶＤＤＬであり、かつｐｇａｔｅ信号はＮＭＯＳトランジスタＮ２のドレイン端子出力であるため、ｐｇａｔｅ信号は、ＮＭＯＳトランジスタＮ２のソース電圧である（式１）で表される電圧以下になることはない。なお、図１に示す容量Ｃ１は位相補償用の容量である。

換言すると、電源の起動速度が遅い場合は、ＶＤＤＬ＝ｖｒｅｆであることを鑑みて、ＰＭＯＳトランジスタＰ３はＬＶＴ ＰＭＯＳとすることが好ましい。ｐｇａｔｅ信号の電圧がＮＭＯＳトランジスタＮ２のソース電圧以下に下がれず、ＰＭＯＳトランジスタＰ３をオンさせることができない虞があるからである。ただし、図３（ｂ）に示すＰＯＲ回路１０ＢのようにＮＭＯＳトランジスタＮ７としてｎｏｒｍａｌＶＴ ＮＭＯＳを用いた場合はこの限りではない。なぜならば、ＰＯＲ回路１０Ｂのｐｇａｔｅ信号の電圧は、ＮＭＯＳトランジスタＮ２をＬＶＴ ＮＭＯＳにしたときよりも低下するため、ＰＭＯＳトランジスタＰ３を強くオンさせることができると考えられるからである。ＰＯＲ回路１０Ｂは、例えば製造プロセス上等の理由からＬＶＴ ＭＯＳを用いたくない場合に有用である。

ＰＯＲ回路１０の動作についてより詳細に説明する。上述したように、電源ＶＤＤＬが１Ｖに到達していない領域では、基準電圧ｖｒｅｆ（１Ｖ）を出力させるため、ＰＭＯＳトランジスタＰ３をフルオンさせようとする。すなわち、電源ＶＤＤＬが１Ｖに到達していない領域では、ｐｇａｔｅ信号が低下することにより、ＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ４とのバランスが崩れている状態となっている。つまり、ＰＭＯＳトランジスタＰ３はＮＭＯＳトランジスタＮ４のバイアス電流よりも多く電流を流している。一方、電源ＶＤＤＬが１Ｖを超えるとｖｒｅｆ（１Ｖ）は１Ｖを出力することができるようになるため、逆にｐｇａｔｅ信号はＰＭＯＳトランジスタＰ３をオフさせようとする。つまり、ｐｇａｔｅ信号には安定状態が存在し、その安定状態とは、ＰＭＯＳトランジスタＰ３が、ＮＭＯＳトランジスタＮ４のバイアス電流と均衡する電流を流すことができる状態であり、その時のＰＭＯＳトランジスタＰ３のゲート電圧がｐｇａｔｅ信号の安定点である。

従って、ｐｇａｔｅ信号をバイアス電流と比較すれば、電源検出信号、すなわちパワーオンリセット信号を作ることができる。この比較を行うのが比較部７２である。つまり、電源ＶＤＤＬが１Ｖよりも低い領域ではＰＭＯＳトランジスタＰ４の電流がＮＭＯＳトランジスタＮ５のバイアス電流に勝るようにし、逆に電源ＶＤＤＬが１Ｖ以上の領域では、ＮＭＯＳトランジスタＮ５のバイアス電流が勝るようにする。すると、ノードｐｏｒから出力されるパワーオンリセット信号であるｐｏｒ信号は、１Ｖ程度で安定した出力とはならず、図１（ｄ）に示すようなデジタル信号、すなわち、０Ｖか電源ＶＤＤＬに沿った電圧を有する信号となる。そして、図１（ｄ）に示すＰＯＲ信号のピーク値は約１Ｖとなる。なお、比較部のＮＭＯＳトランジスタＮ５は、図１（ａ）に示すように、ＰＭＯＳトランジスタＰ４と比較してトランジスタサイズを大きくし、電流源としての能力を高くするのが好ましい。なお、ＮＭＯＳトランジスタＮ５のトランジスタサイズを大きくする代わりに、図３（ａ）に示すＰＯＲ回路１０Ａのように、ＰＭＯＳトランジスタＰ５のトランジスタサイズを大きくしてもよい。

差動部７０のＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３で構成される差動アンプは基本的にフィードバックさせて（負帰還構成で）使う。本実施の形態ではＮＭＯＳトランジスタＮ１（ＤＭＯＳ）のゲートをグラウンドに接続した形態を例示しているが、別の基準電圧（ｖｒｅｆ’）と接続してもよい。その場合、出力部７１の出力電圧である基準電圧ｖｒｅｆは、ＮＭＯＳトランジスタＮ１、Ｎ２によるＶＴ差基準電圧に別の基準電圧ｖｒｅｆ’が加算された電圧、ｖｒｅｆ＋ｖｒｅｆ’となる。

以上詳述したように、本実施の形態に係るパワーオンリセット回路１０によれば、電源ＶＤＤＬの立ち上がりにおけるほぼ１Ｖ程度の電圧でリセットがかけられるパワーオンリセット回路を構成することができる。また、電源ＶＤＤＬの起動が遅い場合でもリセットをかけることが可能である。さらに、電源ＶＤＤＬが低いことにより基準電圧ｖｒｅｆが電源ＶＤＤＬと等しい場合（基準電圧ｖｒｅｆが電源ＶＤＤＬに沿って変化する場合）においてもリセットをかけることができる。ただし、この場合ＰＭＯＳトランジスタＰ３をＬＶＴ ＰＭＯＳにすることが好ましい。さらに、パワーオンリセット回路１０は、ｂｉａｓが供給されると、自動的に（自律的に）起動するという特徴を有している。

また、本実施の形態に係るパワーオンリセット回路１０によれば、パワーオンリセット信号であるｐｏｒ信号の温度変動が小さい（温度変動特性が平坦である）という特徴がある。図２（ｂ）に、本実施の形態に係るパワーオンリセット信号ｐｏｒの温度変動特性Ｓ１と、従来技術に係るパワーオンリセット信号Ｓ２とを比較して示す。従来技術に係るパワーオンリセット信号Ｓ２が温度（ｔｅｍｐ）とともに低下しているのに対し、本実施の形態に係るパワーオンリセット信号Ｓ１はほぼフラットである。これは、パワーオンリセット回路１０の差動部７０がＶＴ差基準電圧を生成する回路を用いているためである。すなわち、ＶＴ差基準電圧生成回路では双方の閾値電圧ＶＴの温度変動が互いに打ち消し合い、温度変動が非常に小さくなっている。ｐｏｒ信号の温度特性がフラットに近いと、周囲温度が変化してもほぼ同じ電圧でリセットをかけられるという利点がある。また、本実施の形態に係るパワーオンリセット回路１０によれば、抵抗を使用する必要がないため、回路を非常に小さく構成することができ、レイアウト面積の削減、低コスト化にも資する。

さらに、本実施の形態に係るパワーオンリセット回路１０は、リセット解除電圧を上げることができるという特徴を有している。高いリセット解除電圧は例えば被給電回路の暴走を防ぐ上で有利であり、リセット解除電圧を上げられるということは、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）システムを設計する上で非常に有益である。また、従来のｎｏｒｍａｌＶＴ ＮＭＯＳの１個分のＶＴ（約０．７Ｖ）を使用したパワーオンリセット回路に比べて、リセット電圧が０．３Ｖ程度上げることが可能であり、低温などの温度変動を含めても、０．１Ｖ以上のマージンをとる余裕がある（図２（ｂ）参照）。また、ＤＭＯＳ（ＮＭＯＳトランジスタＮ１）とｎｏｒｍａｌＶＴ ＭＯＳ（ＮＭＯＳトランジスタＮ２）とを組み合わせて使用することで、リセット電圧を約１．２Ｖから１．４ＶV程度まで上げられる、つまり、簡易な構成でリセット電圧を高くすることができるという特徴を備えている。

［第２の実施の形態］
図４および図５を参照して、本実施の形態に係るパワーオンリセット回路、および半導体装置について説明する。本実施の形態は、上記実施の形態に係るパワーオンリセット回路１０にヒステリシス回路を追加した形態である。従って、同様の構成には同じ符号を付して詳細な説明を省略する。

図４は、本実施の形態に係るＰＯＲ回路２０を示している。ＰＯＲ回路２０は、ＰＯＲ回路１０にヒステリシス回路ＨＩＳ１、およびインバータＩＮＶ１、ＩＮＶ２が追加された構成となっている。インバータＩＮＶ１とインバータＩＮＶ２とは直列に接続され、インバータＩＮＶ１の出力がノードｐｏｒｎ、インバータＩＮＶ２の出力がノードｐｏｒとなっている。ノードｐｏｒはパワーオンリセット信号の出力ノードであり、ノードｐｏｒｎはパワーオンリセット信号の反転信号（補信号）の出力ノードである。

ヒステリシス回路ＨＩＳ１は、ＰＭＯＳトランジスタＰ６、Ｐ７を含んで構成されている。ＰＭＯＳトランジスタＰ６のソースはＰＭＯＳトランジスタＰ７のドレインに接続され、ドレインはＰＭＯＳトランジスタＰ４のドレインに接続され、ゲートはノードｐｇａｔｅに接続されている。ＰＭＯＳトランジスタＰ７のソースは電源ＶＤＤＬに接続され、ゲートはノードｐｏｒｎに接続されている。ＰＯＲ回路２０は、ＰＭＯＳトランジスタＰ４およびＮＭＯＳトランジスタＮ５を含む比較部７２に、ヒステリシス回路ＨＩＳ１が付加された構成となっている。

本実施の形態では、ＰＭＯＳトランジスタＰ４およびＮＭＯＳトランジスタＮ５を含む比較部７２と、ヒステリシス回路ＨＩＳ１とによりシュミットトリガ回路が構成されている（図５（ｃ）の等価ブロック図参照）。シュミットトリガ回路とは、入力電圧の変化に対して出力状態がヒステリシスを持って変化する回路であり、入力電圧が立ち上がる場合と立ち下がる場合とで出力を定める閾値が異なる。換言すると、シュミットトリガ回路は、入力に対する閾値付近に所定の幅の不感帯を有している。本実施の形態では、入力にノイズ（雑音）が重畳されている場合に、出力が頻繁に切り替わることを抑制するためにシュミットトリガ回路を用いている。

すなわち、図５（ａ）に示すように、ある電圧幅のノイズが入力に重畳されていた場合、閾値付近の入力は該閾値（基準電圧ｖｒｅｆ（１Ｖ））を上下から頻繁に横切ることになるので、出力が頻繁に切り替わる（ばたつく。いわゆる「チャタリング」とよばれる現象）。出力においてチャタリングが発生すると、消費電流の増加、あるいは、出力の接続先のシステムにおける予期しない誤動作等の懸念が生ずる。これに対し、ＰＯＲ回路２０ではヒステリシス機能を有しているので、入力に対しいわば弱いラッチがかかり、現在の状態をなるべく長く保持しようとする。これにより、本来のリセット電圧であるノードｖｒｅｆ（１Ｖ）電圧よりも所定の幅だけ離れた電圧で出力が切り替わる。所定の幅だけ離れた電圧とは、０Ｖから入力電圧を上昇させた場合には、高い閾値になり、逆に、ｖｒｅｆ（１Ｖ）の基準電圧に向けて下降させたときは、低い閾値になることである。

図５（ｂ）は、上述したシュミットトリガ回路の動作を概念的に表した図である。図５（ｂ）に示すように、シュミットトリガ回路では、雑音が重畳された入力に対し、入力が閾値に向かう方向に上昇する場合の閾値は本来の閾値より高いＶＴＨとなり、逆に入力が閾値に向かう方向に下降する場合の閾値は本来の閾値より低いＶＴＬとなる。この際、（ＶＴＨ−ＶＴＬ）をノイズ幅以上に設定しておけば、入力が本来の閾値付近に留まらないので、図５（ｂ）に示すように出力のチャタリングが除去される。

図４（ｂ）はＰＯＲ回路２０の動作波形を示している。図４（ｂ）に示すように、電源ＶＤＤＬが立ち上がる方向では、ｐｇａｔｅ信号が基準電圧ｖｒｅｆ（１Ｖ）に達してもすぐにはｐｏｒ信号が切り替わらず、所定の電圧αだけ高くなってからｐｏｒ信号が出力される。これは、ｐｇａｔｅ信号が上昇して、インバータＩＮＶ１の入力がＨになるとＰＭＯＳトランジスタＰ７のゲートがＬになってＰＭＯＳトランジスタＰ７がオンとなり、ノードｐｇａｔｅの負荷であるＰＭＯＳトランジスタＰ４にＰＭＯＳトランジスタＰ６が追加されて重くなり、Ｈを維持しようとするからである。

なお、図４（ｂ）には、電源ＶＤＤＬが下降する場合も図示しているが、ＰＯＲ回路２０では電源ＶＤＤＬが下降する方向ではヒステリシスを設けていないので、基準電圧ｖｒｅｆ（１Ｖ）においてｐｏｒ信号が立ち下がる。電源ＶＤＤＬが立ち上がる方向のみでもヒステリシスの機能としては十分であるが、電源ＶＤＤＬが立ち上がる方向についてもヒステリシス機能をもたせてもよい。以上の動作により、ＰＯＲ回路２０のｐｏｒ信号は図４（ｃ）に示す電圧波形となる。

［第３の実施の形態］
図６および図７を参照して、本実施の形態に係るパワーオンリセット回路３０について説明する。本実施の形態は、差動部にミラー回路を付加し上記実施の形態に係るＰＯＲ回路におけるノードｐｇａｔｅの動作点を変えた形態である。すなわち、ＰＯＲ回路３０は、図１（ａ）に示すＰＯＲ回路１０に対し、ＰＭＯＳトランジスタＰ８、Ｐ９、ＮＭＯＳトランジスタＮ１０、Ｎ１１が付加されている。

図６（ａ）に示すように、ＰＭＯＳトランジスタＰ８のソースは電源ＶＤＤＬに接続され、ゲートはＮＭＯＳトランジスタＮ１のドレインに接続され、ドレインはＮＭＯＳトランジスタＮ１０のドレインに接続されている。ＮＭＯＳトランジスタＮ１０のドレインとゲートとは短絡されてバイアス電圧ｂｉａｓに接続され、ソースはグランドに接続されている。ＰＭＯＳトランジスタＰ８およびＮＭＯＳトランジスタＮ１０は、ＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３を含む差動部７０に対する一方のミラー回路となっている。また、ＰＭＯＳトランジスタＰ９のソースは電源ＶＤＤＬに接続され、ゲートはＮＭＯＳトランジスタＮ２のドレインに接続され、ドレインはＮＭＯＳトランジスタＮ１１のドレインに接続されている。ＮＭＯＳトランジスタＮ１１のゲートはバイアス電圧ｂｉａｓに接続され、ソースはグランドに接続されている。ＰＭＯＳトランジスタＰ９およびＮＭＯＳトランジスタＮ１１は、ＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３を含む差動部７０に対する他方のミラー回路となっている。

ＰＯＲ回路３０では、ｐｇａｔｅ信号がＰＭＯＳトランジスタＰ９のドレインから取り出される。ＰＭＯＳトランジスタＰ３、ＮＭＯＳトランジスタＮ４を含む出力部７１、ＰＭＯＳトランジスタＰ４およびＮＭＯＳトランジスタＮ５を含む比較部７２の構成は、図１（ａ）に示すＰＯＲ回路１０と同じである。従って、ＰＯＲ回路３０を等価ブロック図で表すと図６（ｅ）のようになり、これは図２（ａ）に示すＰＯＲ回路１０の等価ブロック図と同じである。

図６（ｂ）、（ｃ）、（ｄ）は、ＰＯＲ回路３０の動作波形を示している。上述したように、図１（ａ）に示すＰＯＲ回路１０では、電源ＶＤＤＬが基準電圧ｖｒｅｆ（１Ｖ）である１Ｖ以下の場合、ｐｇａｔｅ信号は（式１）で表せる。すなわち、ノードｐｇａｔｅはＮＭＯＳトランジスタＮ２のドレインから取り出されているため、ＮＭＯＳトランジスタＮ２のドレイン−ソース間電圧を約０Ｖとすると、ＮＭＯＳトランジスタＮ２のソース電圧である（式１）であらわされる電圧ｖｒｅｆ−１ＬＶＴ（０．４５Ｖ）以下にはなれない。すなわち、ＰＯＲ回路１０では、実際にはｐｇａｔｅ信号が０Ｖまで落ちきらないので、ＰＭＯＳトランジスタＰ３を十分にオンさせることができないという懸念があった。

しかしながら、ＰＯＲ回路３０では差動部７０の出力をミラーリングした（折り返した）信号をｐｇａｔｅ信号としているので、ＰＯＲ回路１０におけるＮＭＯＳトランジスタＮ２による上記電圧制限がなくなる。すなわち、ｐｇａｔｅ信号は、０Ｖまで低下可能となる。このことにより、ＰＭＯＳトランジスタＰ３のゲートに０Ｖをかけることが可能となり、ＰＭＯＳトランジスタＰ３をフルオンさせることができる。

上述したように、ＰＯＲ回路１０では、ＰＭＯＳトランジスタＰ３はＬＶＴ ＰＭＯＳにすることが好ましい。これは、ｐｇａｔｅ信号がＮＭＯＳトランジスタＮ２のソース電圧以下に下がることがないという条件下でもＰＭＯＳトランジスタＰ３をオンさせることを目的としたものであった。しかしながら、ＰＯＲ回路３０では、ｐｇａｔｅ信号を０Ｖまで（あるいは０Ｖ付近まで）下げることが可能なので、ＰＭＯＳトランジスタＰ３としてＬＶＴ ＰＭＯＳを使用しなくてすみ、例えばｎｏｒｍａｌＶＴ ＰＭＯＳとすることができる。

一方、図３（ｂ）に示すＰＯＲ回路１０Ｂでは、ＮＭＯＳトランジスタＮ７としてｎｏｒｍａｌＶＴ ＮＭＯＳを採用しているので、ＰＭＯＳトランジスタＰ３としてＬＶＴ ＰＭＯＳを使用しなくてもすむ可能性があった。しかしながら、ＰＯＲ回路１０Ｂの場合、素子ばらつき等によってｎｏｒｍａｌＶＴ ＮＭＯＳよりもｎｏｒｍａｌＶＴ ＰＭＯＳの方が閾値電圧ＶＴが高い場合、差動段のＮＭＯＳの閾値電圧ＶＴの下降分ではＰＭＯＳがオンできないことが懸念される。通常の製造プロセスでは、ＮＭＯＳの閾値電圧ＶＴとＰＭＯＳの閾値電圧ＶＴとは近い値であることが想定されるので、この懸念に対するマージンを考慮する必要性も生ずる可能性がある。

図７を参照して、上記点につきさらに考察する。図７は、本実施の形態に係るＰＯＲ回路３０の別形態であるＰＯＲ回路３０Ａを示している。ＰＯＲ回路３０Ａでは、ＰＯＲ回路３０のＮＭＯＳトランジスタＮ２をｎｏｒｍａｌＶＴのＮＭＯＳトランジスタＮ７に置き換えている。つまり、差動部７０の構成は図３（ｂ）と同じである。ＰＯＲ回路３０Ａの場合は、ＮＭＯＳトランジスタＮ７のソースの電圧と無関係にｐｇａｔｅ信号が出力される、つまりほぼ０Ｖとすることができる。その結果、ＰＯＲ回路３０Ａでも、ＰＭＯＳトランジスタＰ３がフルオンされる。

以上を要するに、ＰＯＲ回路１０のようにＮＭＯＳトランジスタＮ２の閾値電圧ＶＴと、ＰＭＯＳトランジスタＰ３の閾値電圧ＶＴとの間に積極的な関係を要求されることがないので、本実施の形態に係るＰＯＲ回路３０によれば、マージン設計の観点からも、電圧選択の柔軟性の観点からも、また低電圧動作の観点からも非常に有用である。ただし、回路動作上、基準電圧ｖｒｅｆの電圧値をＰＭＯＳトランジスタＰ３の閾値電圧ＶＴよりも高くする点には配慮する必要がある。

［第４の実施の形態］
図８および図９を参照して、本実施の形態に係るパワーオンリセット回路について説明する。図８（ａ）に示すように、本実施の形態に係るＰＯＲ回路４０は、図７に示すＰＯＲ回路３０Ａにおいて、ＮＭＯＳトランジスタＮ４の部分を、抵抗Ｒ１とＲ２の直列回路に置き換えた形態である。基準電圧ｖｒｅｆ（１．３Ｖ）は抵抗Ｒ１と抵抗Ｒ２との接続点から取り出されている。基準電圧ｖｒｅｆ（１．３Ｖ）の値は１．３Ｖである。図８（ｂ）、（ｃ）、（ｄ）は、ＰＯＲ回路４０の各部波形を示している。

本実施の形態では抵抗Ｒ１の抵抗値と抵抗Ｒ２の抵抗値を等しくしている（抵抗Ｒ１の抵抗値と抵抗Ｒ２の抵抗値の比率は１：１である）。この場合、図８（ｂ）に示すように、ＰＭＯＳトランジスタＰ３のソースであるノードｖｒの電圧は２．６Ｖとなる。従って、ＰＯＲ回路４０を等価ブロック図で表すと図９（ａ）のようになる。ＰＯＲ回路４０では、電源ＶＤＤＬが起動すると電源ＶＤＤＬの電圧の１／２が電圧が、ＮＭＯＳトランジスタＮ７のゲートにフィードバックされる。その結果、図８（ｃ）に示すように、差動部７０のＮＭＯＳトランジスタＮ７の入力電圧が基準電圧ｖｒｅｆ（１．３Ｖ）の１．３Ｖに到達するまでは、ＰＭＯＳトランジスタＰ３をオンさせようとするため、ｐｇａｔｅ信号は０Ｖを維持する。電源ＶＤＤＬが基準電圧ｖｒｅｆ（１．３Ｖ）に達した後、ｐｇａｔｅ信号は電源ＶＤＤＬの電圧に追従して上昇する。一方、図８（ｄ）に示すように、ｐｏｒ信号は電源ＶＤＤＬが基準電圧ｖｒｅｆ（１．３Ｖ）に達した時点で２．６Ｖに達し、その後ＮＭＯＳトランジスタＮ５の電流源が支配的となって０Ｖに落ちる。

以上のように、本実施の形態に係るＰＯＲ回路４０では、抵抗Ｒ１、Ｒ２による抵抗ラダーにより分割した電圧を差動部にフィードバックすることにより、リセット解除電圧を上げることが可能になる。例えば、上記のように、抵抗Ｒ１の抵抗値と抵抗Ｒ２の抵抗値を１：１にし、フィードバックさせる基準電圧ｖｒｅｆを１．３Ｖとした場合、２．６Ｖでリセット解除が可能となる。つまり、リセット解除電圧を上昇させることができる。さらに、抵抗Ｒ１の抵抗値と抵抗Ｒ２の抵抗値の比率を変えることでリセット解除電圧を選択することも可能になる。これにより、より柔軟性の高い電圧選択が可能となる。なお、ＰＯＲ回路４０では抵抗で分圧し、かつ電流を絞る構成であるため、比較的大きな抵抗値の抵抗を使用することが想定される。従って、レイアウト面積等も勘案して他の実施の形態を含めて採否を検討するのが好ましい。

さらに、図９（ｂ）に示すように、３つ以上の抵抗を用いて抵抗の取り出し口を選べるようにしてもよい。例えば、リセット中はリセット電圧を上げ、リセット解除したときは、リセット電圧を下げる構成を備える回路とすることにより、リセット電圧とリセット解除電圧の選択範囲の自由度がさらに増大する。

［第５の実施の形態］
図１０を参照して、本実施の形態に係るパワーオンリセット回路について説明する。本実施の形態は、基準電圧の生成にバイポーラトランジスタによるバンドギャップを用い、さらにＤＭＯＳを使用しない構成とした形態である。図１０（ａ）は本実施の形態に係るＰＯＲ回路５０を示す回路図であり、図１０（ｂ）、（ｃ）、（ｄ）はＰＯＲ回路５０の各部動作波形、図１０（ｅ）はＰＯＲ回路５０の等価ブロック図を各々示している。

上記各実施の形態では、ＤＭＯＳを使用した基準電圧生成部を採用していた。ＤＭＯＳは負の閾値電圧ＶＴを有している点に特徴があり、上記各実施の形態ではこの特徴を生かして基準電圧を発生させていた。しかしながら、他方では当然ながら製造プロセスにＤＭＯＳ形成工程が含まれている必要がある。そのため製造工程におけるマスク枚数がその分多くなるという欠点がある。つまり、ＤＭＯＳを用いなで基準電圧を生成させることができれば、製造工程がより簡素化され、低コスト化にも資する。

図１０（ａ）に示すように、ＰＯＲ回路５０は、図７に示すＰＯＲ回路３０Ａにバンドギャップ部７３を付加し、ＤＭＯＳのＮＭＯＳトランジスタＮ１をｎｏｒｍａｌＶＴ ＮＭＯＳのＮＭＯＳトランジスタＮ１２に置き換えて構成されている。またＰＯＲ５０ではＰＭＯＳトランジスタＰ３の部分に比較的大きな電流が流れるので、サイズの大きなＰＭＯＳトランジスタＰ１０に変更されている。

バンドギャップ部７３は、ＮＰＮトランジスタＢＮ１、ＢＮ２、ＢＮ３、ＢＮ４、および抵抗Ｒ６、Ｒ７、Ｒ８を含んで構成されている。バンドギャップ部７３は、半導体のバンドギャップを用いてノードｖｒｅｆ（２．４Ｖ）に温度変動、電源変動が抑制された基準電圧ｖｒｅｆ（２．４Ｖ）を発生させる回路部である。本実施の形態ではＮＰＮトランジスタＢＮ１およびＢＮ２によって一方の２段積みのダイオードが構成され、ＮＰＮトランジスタＢＮ３およびＢＮ４によって他方の２段積みダイオードが構成されている。また、本実施の形態ではＮＰＮトランジスタＢＮ１およびＢＮ２が各々１つのダイオードから構成され（図１０（ａ）ではｍ＝１と表記）、ＮＰＮトランジスタＢＮ３およびＢＮ４がｎ個の並列ダイオードから構成されている（図１０（ａ）ではｍ＝ｎと表記）。

バンドギャップ部７３では、ノードａとノードｂとがバーチャルショート（イマジナリーショート）となるように動作し、その結果ＮＰＮトランジスタＢＮ１の側に電流Ｉ１が流れ、ＮＰＮトランジスタＢＮ３の側に電流Ｉ２が流れる。このことにより、温度変動、電源電圧変動の抑制された基準電圧ｖｒｅｆ（２．４Ｖ）が生成される。基準電圧ｖｒｅｆ（２．４Ｖ）の電圧値は２．４Ｖであるが、この電圧は縦積みするＮＰＮトランジスタ（ダイオード）の数により変えることが可能である。

ＰＯＲ回路５０に係るｐｇａｔｅ信号は、図１０（ｃ）に示すように、電源ＶＤＤＬの電圧が基準電圧ｖｒｅｆ（２．４Ｖ）に達するまでは０Ｖであるが、基準電圧ｖｒｅｆ（２．４Ｖ）に到達した以後は電源ＶＤＤＬに追従して変化する。また、ｐｏｒ信号は、図１０（ｄ）に示すように、電源ＶＤＤＬが所定の値となった時点で電源ＶＤＤＬに追従して変化し、ｐｇａｔｅ信号が基準電圧ｖｒｅｆ（２．４Ｖ）となった時点で０Ｖに落ちる。本実施の形態に係るリセット解除電圧は約２．４Ｖ、つまり図１０（ｄ）に示すｐｏｒ信号のピーク値は約２．４Ｖである。

本実施の形態に係るパワーオンリセット回路５０によれば、ＤＭＯＳを使用しないのでマスク数を削減することが可能であり、その結果製造工程がより簡素化される。また、バイアス電流源を別バイアス源などで直接電流コントロールすることによって、面積の縮小化が図れる。さらに、バンドギャップ部７３の縦積みダイオードの段数を変えることによって、リセット解除電圧を変えることができる。さらに、バンドギャップレファレンスの特徴を生かし、製造ばらつき等を抑える設計をすれば、ばらつきによる影響を抑制することが可能である。すなわち、トリミングをしなくても、リセット電圧、リセット解除電圧の制度を±５０ｍＶ程度、あるいは±１００ｍＶ程度などに納めることが可能になる。これにより、例えば、動作可能電圧が１．５Ｖ以上で、かつ、動作仕様が１．６Ｖ以上であっても、１．５５Ｖ±５０ｍＶでリセットを解除することが可能となる。

なお、上記各実施の形態では、各々の実施の形態を独立したものとして説明したが、これらを適宜組み合わせた形態としてもよい。例えば、上記ＰＯＲ回路５０に、ＰＯＲ回路２０に含まれるヒステリシス回路を備えさせてもよい。このことにより、チャタリングが抑制されるとともに、リセット電圧、リセット解除電圧の選択範囲の拡大されたＰＯＲ回路を得ることができる。あるいは、ＰＯＲ回路４０と５０とを組み合わせれば、リセット電圧、リセット解除電圧の選択範囲がさらに拡大される。

上記実施の形態では、出力段のＰＭＯＳ（例えば、図１（ａ）に示す出力部７１のＰＭＯＳトランジスタＰ３）を電源ＶＤＤＬが立ち上がるにつれてオンさせようとする動作を用いた形態を例示して説明したが、これに限られず、出力段のＮＭＯＳをオフさせようとする動作を用いた形態としてもよい。すなわち、上記各実施の形態では、差動部７０の出力を、出力段のＰＭＯＳ（ＰＭＯＳトランジスタＰ３、Ｐ４）に接続した形態としているが、差動部７０の出力をＮＭＯＳに接続するようにすればよい。このような構成によれば、電源ＶＤＤＬの電圧が低電圧である領域では出力段のＮＭＯＳがオフとなり、電源ＶＤＤＬの電圧が基準電圧ｖｒｅｆを超えた後、出力段のＮＭＯＳがオンとなる。さらに、上記各実施の形態ではグラウンドを基準として各部の電圧を生成する形態を例示して説明したが、これに限られず、所定の電源電圧を基準として各部の電圧を生成する形態としてもよい。

１０、１０Ａ、１０Ｂ、２０、３０、３０Ａ、４０、４０Ａ、５０ パワーオンリセット回路（ＰＯＲ回路）
７０ 差動部
７１ 出力部
７２ 比較部
７３ バンドギャップ部
１００、１００Ａ パワーオンリセット回路
ＢＮ１〜ＢＮ４ ＮＰＮトランジスタ
Ｃ１ 容量
Ｒ１〜Ｒ８ 抵抗
ＣＳ１、ＣＳ２ 電流源
ＨＩＳ１ ヒステリシス回路
ＩＮＶ１、ＩＮＶ２ インバータ
ＩＮＶ１００、ＩＮＶ１０１ インバータ
Ｎ１〜Ｎ１２ Ｎチャネル型ＭＯＳ電界効果トランジスタ（ＮＭＯＳトランジスタ）
Ｐ１〜Ｐ１０ Ｐチャネル型ＭＯＳ電界効果トランジスタ（ＰＭＯＳトランジスタ）
Ｐ１００ Ｐチャネル型ＭＯＳ電界効果トランジスタ（ＰＭＯＳトランジスタ）
Ｎ１００ Ｎチャネル型ＭＯＳ電界効果トランジスタ（ＮＭＯＳトランジスタ）
ｐｏｒ パワーオンリセット信号
ｖｒｅｆ 基準電圧
ＶＤＤＬ 電源

Claims (10)

1. 電源の起動に伴って被給電回路にリセット信号を供給するパワーオンリセット回路であって、
   一対の入力部に入力された電圧の差分を用いて制御電圧を出力する差動部、および前記制御電圧を用いて生成した基準電圧を前記一対の入力部の一方に帰還させる出力部を含む基準電圧生成部と、
   前記電源の起動に伴って変化する前記制御電圧について前記基準電圧に対する比較動作を行ってリセット解除信号を生成し前記被給電回路に供給する比較部と、
   を備えたパワーオンリセット回路。
2. 前記比較部は、前記電源に接続されるとともに前記制御電圧を入力する第１のトランジスタ、および前記第１のトランジスタと前記電源の電圧より低い電圧の低電圧側電源とに接続された電流源を含み、かつ前記第１のトランジスタと前記電流源の接続点から前記リセット信号を出力し、
   前記リセット信号は、前記電源が前記基準電圧に達するまでの間は前記第１のトランジスタにより前記リセット信号の電圧が定まり、前記基準電圧を越えた以降は前記電流源により前記リセット信号の電圧が定まる
   請求項１に記載のパワーオンリセット回路。
3. 前記電流源は第２のトランジスタにより構成され、
   前記第１のトランジスタのサイズより前記第２のトランジスタのサイズのほうが大きい 請求項２に記載のパワーオンリセット回路。
4. 前記電流源は、前記第１のトランジスタと前記電源の電圧より低い電圧の低電圧側電源との間に接続された直列接続の複数の抵抗を含み、
   前記出力部は、前記複数の抵抗の間の複数の接続点のすくなくとも１つの接続点の電圧を前記基準電圧として前記一対の入力部の一方に帰還させる
   請求項２に記載のパワーオンリセット回路。
5. 前記出力部の出力端子と前記比較部の出力端子に接続されるとともに前記制御電圧に対する前記基準電圧の電圧をずらすように動作するヒステリシス部をさらに含む、
   請求項１から請求項４のいずれか１項に記載のパワーオンリセット回路。
6. 前記差動部は、前記一対の入力部に各々接続された一対のトランジスタ、および前記一対のトランジスタに各々接続された一対の電流ミラー回路を含み、前記制御電圧は前記一対の電流ミラー回路の一方の出力端子から出力される
   請求項１から請求項５のいずれか１項に記載のパワーオンリセット回路。
7. 前記差動部が前記一対の入力部の一方の入力部に接続された第３のトランジスタと他方の入力部に接続された第４のトランジスタを含み、前記基準電圧は前記第３のトランジスタの閾値電圧と前記第４のトランジスタの閾値電圧との差分を用いて生成される
   請求項１から請求項６のいずれか１項に記載のパワーオンリセット回路。
8. 前記第３のトランジスタおよび前記第４のトランジスタの一方がデプレッション型の電界効果トランジスタであり、他方が低閾値電圧型の電界効果トランジスタである
   請求項７に記載のパワーオンリセット回路。
9. 前記基準電圧生成部は、各々、１つまたは複数の抵抗と１つまたは複数のダイオードとが直列に接続された２つのバンドギャップ回路が並列に接続され、かつ前記出力部に接続されたバンドギャップ部を含み、前記２つのバンドギャップ回路の各々の前記１または複数の抵抗と前記１つまたは複数のダイオードとの間の接続点が各々前記一対の入力部に帰還された
   請求項１から請求項６のいずれか１項に記載のパワーオンリセット回路。
10. 請求項１から請求項９のいずれか１項に記載のパワーオンリセット回路と、
    前記電源から電力が供給されるとともに前記電源の起動に伴って前記パワーオンリセット回路からリセット信号が供給される被給電回路と、
    を備えた半導体装置。