JP2000013208A - バイアス回路内蔵型スイッチｉｃ - Google Patents
バイアス回路内蔵型スイッチｉｃInfo
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Abstract
(57)【要約】
【課題】ＧａＡｓ ＦＥＴを用いるスイッチＩＣのゲー
ト電流による動作不安定を回避する小型のバイアス回路
内蔵型スイッチＩＣを提供する。 【解決手段】信号入力端ＩＮと１対の出力端ＯＵＴ１、
ＯＵＴ２間に直列接続されたＦＥＴ１、ＦＥＴ３と並列
接続されたＦＥＴ２、ＦＥＴ４のゲート制御信号を２対
のＦＥＴ５〜ＦＥＴ８より成るバッファ部３０を介して
コントロール信号入力部４０から供給する。
ト電流による動作不安定を回避する小型のバイアス回路
内蔵型スイッチＩＣを提供する。 【解決手段】信号入力端ＩＮと１対の出力端ＯＵＴ１、
ＯＵＴ２間に直列接続されたＦＥＴ１、ＦＥＴ３と並列
接続されたＦＥＴ２、ＦＥＴ４のゲート制御信号を２対
のＦＥＴ５〜ＦＥＴ８より成るバッファ部３０を介して
コントロール信号入力部４０から供給する。
Description
【０００１】
【発明の属する技術分野】本発明は、スイッチＩＣ、特
にＧａＡｓ（ガリウムヒ素）ＦＥＴを使用するバイアス
回路内蔵型スイッチＩＣに関する。
にＧａＡｓ（ガリウムヒ素）ＦＥＴを使用するバイアス
回路内蔵型スイッチＩＣに関する。
【０００２】
【従来の技術】高周波通信機等においては、共通アンテ
ナを使用して送信機からの送信信号をアンテナに供給し
たり、他の送信信号を受信したアンテナ出力を受信機に
入力する等の為に、高周波信号をスイッチングする高周
波スイッチが広く使用されている。
ナを使用して送信機からの送信信号をアンテナに供給し
たり、他の送信信号を受信したアンテナ出力を受信機に
入力する等の為に、高周波信号をスイッチングする高周
波スイッチが広く使用されている。
【０００３】斯かる用途に使用される高周波スイッチＩ
Ｃの従来例は、例えば、特開平８−７０２４５号公報に
開示されている。この従来の高周波スイッチＩＣを図３
に示し、携帯電話を代表とする移動通信に使用されるＳ
ＰＤＴ（Ｓｉｎｇｌｅ Ｐｏｌｅ Ｄｏｕｂｌｅ Ｔｈ
ｒｏｗ）スイッチＩＣである。このＳＰＤＴスイッチＩ
Ｃ（スイッチ部）は、信号入力端ＩＮと第１出力（又は
出力１）であるＯＵＴ１端間に、チャンネルが直列接続
されたＦＥＴ１、同様に信号入力端ＩＮと第２出力ＯＵ
Ｔ２端間に接続されたＦＥＴ３、ＯＵＴ１端と接地間に
接続されたＦＥＴ２、ＯＵＴ２端と接地間に接続された
ＦＥＴ４を有する。
Ｃの従来例は、例えば、特開平８−７０２４５号公報に
開示されている。この従来の高周波スイッチＩＣを図３
に示し、携帯電話を代表とする移動通信に使用されるＳ
ＰＤＴ（Ｓｉｎｇｌｅ Ｐｏｌｅ Ｄｏｕｂｌｅ Ｔｈ
ｒｏｗ）スイッチＩＣである。このＳＰＤＴスイッチＩ
Ｃ（スイッチ部）は、信号入力端ＩＮと第１出力（又は
出力１）であるＯＵＴ１端間に、チャンネルが直列接続
されたＦＥＴ１、同様に信号入力端ＩＮと第２出力ＯＵ
Ｔ２端間に接続されたＦＥＴ３、ＯＵＴ１端と接地間に
接続されたＦＥＴ２、ＯＵＴ２端と接地間に接続された
ＦＥＴ４を有する。
【０００４】ここで、ＦＥＴ１とＦＥＴ４のゲートは、
夫々１対のゲート抵抗ＲＧの直列回路を介して相互接続
され、同様にＦＥＴ２及びＦＥＴ３のゲートも１対のゲ
ート抵抗ＲＧを介して相互接続されている。斯かる構成
のＳＰＤＴスイッチＩＣには、ゲート抵抗ＲＧの中点に
接続されたＶｃ及びＶｃ端を有し、そこにトランジスタ
Ｔｒ１のコレクタ及びベースを介してコントロール信号
が供給される。トランジスタＴｒ１のコレクタには電流
Ｉｃｃが流れ、Ｖｃ端子にはゲートリーク電流ＩｇＬが
流れる。また、トランジスタＴｒ１のベースにはベース
抵抗ＲＢを介して制御端子からコントロール信号Ｖｃｏ
ｎｔが印加される。
夫々１対のゲート抵抗ＲＧの直列回路を介して相互接続
され、同様にＦＥＴ２及びＦＥＴ３のゲートも１対のゲ
ート抵抗ＲＧを介して相互接続されている。斯かる構成
のＳＰＤＴスイッチＩＣには、ゲート抵抗ＲＧの中点に
接続されたＶｃ及びＶｃ端を有し、そこにトランジスタ
Ｔｒ１のコレクタ及びベースを介してコントロール信号
が供給される。トランジスタＴｒ１のコレクタには電流
Ｉｃｃが流れ、Ｖｃ端子にはゲートリーク電流ＩｇＬが
流れる。また、トランジスタＴｒ１のベースにはベース
抵抗ＲＢを介して制御端子からコントロール信号Ｖｃｏ
ｎｔが印加される。
【０００５】上述の構成を有するＳＰＤＴスイッチＩＣ
によると、コントロール信号Ｖｃｏｎｔの大きさによ
り、ＦＥＴ１とＦＥＴ４又はＦＥＴ２とＦＥＴ３を対と
してオン又はオフにする。ＦＥＴ１とＦＥＴ４がオンの
とき、信号入力は、ＦＥＴ１を介してＯＵＴ１に出力さ
れる。この際、ＦＥＴ４はＦＥＴ３を介してＯＵＴ２に
出力される漏洩信号を除去する。同様に、ＦＥＴ２とＦ
ＥＴ３がオンの場合には、信号入力はＦＥＴ３を介して
ＯＵＴ２に出力され、ＦＥＴ１を通過してＯＵＴ１に出
力される漏洩信号を排除する。従って、このＳＰＤＴス
イッチＩＣは信号入力をＯＵＴ１又はＯＵＴ２に選択的
に出力する単極双投スイッチである。
によると、コントロール信号Ｖｃｏｎｔの大きさによ
り、ＦＥＴ１とＦＥＴ４又はＦＥＴ２とＦＥＴ３を対と
してオン又はオフにする。ＦＥＴ１とＦＥＴ４がオンの
とき、信号入力は、ＦＥＴ１を介してＯＵＴ１に出力さ
れる。この際、ＦＥＴ４はＦＥＴ３を介してＯＵＴ２に
出力される漏洩信号を除去する。同様に、ＦＥＴ２とＦ
ＥＴ３がオンの場合には、信号入力はＦＥＴ３を介して
ＯＵＴ２に出力され、ＦＥＴ１を通過してＯＵＴ１に出
力される漏洩信号を排除する。従って、このＳＰＤＴス
イッチＩＣは信号入力をＯＵＴ１又はＯＵＴ２に選択的
に出力する単極双投スイッチである。
【０００６】
【発明が解決しようとする課題】図３に示した従来のス
イッチＩＣでは、ゲートリーク電流ＩｇＬによりコント
ロール電圧が低下し、スイッチＩＣ内部のＦＥＴ（一般
にはＧａＡｓ ＦＥＴ）がオフ状態を維持できず、切替
え動作ができなくなる虞れがあり、スイッチング動作不
良が発生し得る。また、トランジスタＴｒ１のコレクタ
に直列接続される抵抗Ｒｂｉａｓの値を小さくすると、
コレクタ電流Ｉｃｃが増加し、消費電力が増加するとい
う欠点がある。
イッチＩＣでは、ゲートリーク電流ＩｇＬによりコント
ロール電圧が低下し、スイッチＩＣ内部のＦＥＴ（一般
にはＧａＡｓ ＦＥＴ）がオフ状態を維持できず、切替
え動作ができなくなる虞れがあり、スイッチング動作不
良が発生し得る。また、トランジスタＴｒ１のコレクタ
に直列接続される抵抗Ｒｂｉａｓの値を小さくすると、
コレクタ電流Ｉｃｃが増加し、消費電力が増加するとい
う欠点がある。
【０００７】そこで、本発明の目的は、正常なスイッチ
ング動作をすると共に、消費電力が小さいバイアス回路
内蔵型スイッチＩＣを提供することにある。
ング動作をすると共に、消費電力が小さいバイアス回路
内蔵型スイッチＩＣを提供することにある。
【０００８】
【課題を解決するための手段】前述の課題を解決するた
めに、本発明によるバイアス回路内蔵型スイッチＩＣ
は、次のような特徴的な構成を備えている。
めに、本発明によるバイアス回路内蔵型スイッチＩＣ
は、次のような特徴的な構成を備えている。
【０００９】（１）信号入力端と１対の出力端間に直列
接続された１対のＦＥＴ及び前記出力端と接地間に接続
された１対のＦＥＴを含むスイッチ部を有するスイッチ
ＩＣにおいて、電源と接地間に直列接続され一方がオン
のとき他方がオフになる１対のＦＥＴを２組含むバッフ
ァ部を介して前記スイッチ部の前記ＦＥＴを駆動するバ
イアス回路内蔵型スイッチＩＣ。
接続された１対のＦＥＴ及び前記出力端と接地間に接続
された１対のＦＥＴを含むスイッチ部を有するスイッチ
ＩＣにおいて、電源と接地間に直列接続され一方がオン
のとき他方がオフになる１対のＦＥＴを２組含むバッフ
ァ部を介して前記スイッチ部の前記ＦＥＴを駆動するバ
イアス回路内蔵型スイッチＩＣ。
【００１０】（２）前記ＦＥＴとしてＧａＡｓ ＦＥＴ
を使用する上記（１）のバイアス回路内蔵型スイッチＩ
Ｃ。
を使用する上記（１）のバイアス回路内蔵型スイッチＩ
Ｃ。
【００１１】（３）前記ＦＥＴとしてディプレッション
型ＦＥＴを使用する上記（１）又は（２）のバイアス回
路内蔵型スイッチＩＣ。
型ＦＥＴを使用する上記（１）又は（２）のバイアス回
路内蔵型スイッチＩＣ。
【００１２】（４）前記ＦＥＴとしてエンハンスメント
型ＦＥＴを使用する上記（１）又は（２）のバイアス回
路内蔵型スイッチＩＣ。
型ＦＥＴを使用する上記（１）又は（２）のバイアス回
路内蔵型スイッチＩＣ。
【００１３】（５）前記スイッチ部の前記出力端と接地
間に接続される前記ＦＥＴは、コンデンサを介して接地
されている上記（１）乃至（４）のいずれかのバイアス
回路内蔵型スイッチＩＣ。
間に接続される前記ＦＥＴは、コンデンサを介して接地
されている上記（１）乃至（４）のいずれかのバイアス
回路内蔵型スイッチＩＣ。
【００１４】
【発明の実施の形態】以下、図面を参照して、本発明に
よるバイアス回路内蔵型スイッチＩＣの好適実施形態を
詳細に説明する。以下、本発明のバイアス回路内蔵型ス
イッチＩＣの好適実施形態例を添付図を参照して詳細に
説明する。図１は本発明のバイアス回路内蔵スイッチＩ
Ｃの第１実施形態の回路図を示し、図２は第２実施形態
の回路図を示す。
よるバイアス回路内蔵型スイッチＩＣの好適実施形態を
詳細に説明する。以下、本発明のバイアス回路内蔵型ス
イッチＩＣの好適実施形態例を添付図を参照して詳細に
説明する。図１は本発明のバイアス回路内蔵スイッチＩ
Ｃの第１実施形態の回路図を示し、図２は第２実施形態
の回路図を示す。
【００１５】先ず、図１を参照して説明する。このバイ
アス回路内蔵型スイッチＩＣ１０は、スイッチ部２０、
バッファ部３０及びコントロール信号入力部４０より成
る。このバイアス回路内蔵型スイッチＩＣ１０のスイッ
チ部２０は、図３に示した従来のスイッチ部と同様構成
である。即ち、信号入力端ＩＮと第１出力端ＯＵＴ１間
に直列接続されたＦＥＴ１と短絡用ＦＥＴ２及びＩＮと
第２出力端ＯＵＴ２間に直列接続されたＦＥＴ３と短絡
用ＦＥＴ４の４個のＦＥＴを有する。ＦＥＴ１とＦＥＴ
４のゲートは、１対のゲート抵抗ＲＧ、ＲＧで直列接続
されている。同様に、ＦＥＴ２とＦＥＴ３のゲートは、
１対のゲート抵抗ＲＧ，ＲＧで直列接続されている。
アス回路内蔵型スイッチＩＣ１０は、スイッチ部２０、
バッファ部３０及びコントロール信号入力部４０より成
る。このバイアス回路内蔵型スイッチＩＣ１０のスイッ
チ部２０は、図３に示した従来のスイッチ部と同様構成
である。即ち、信号入力端ＩＮと第１出力端ＯＵＴ１間
に直列接続されたＦＥＴ１と短絡用ＦＥＴ２及びＩＮと
第２出力端ＯＵＴ２間に直列接続されたＦＥＴ３と短絡
用ＦＥＴ４の４個のＦＥＴを有する。ＦＥＴ１とＦＥＴ
４のゲートは、１対のゲート抵抗ＲＧ、ＲＧで直列接続
されている。同様に、ＦＥＴ２とＦＥＴ３のゲートは、
１対のゲート抵抗ＲＧ，ＲＧで直列接続されている。
【００１６】バッファ部３０は、接地間にチャンネルが
直列接続された４個のＦＥＴ５乃至ＦＥＴ８を有し、中
点であるＦＥＴ６とＦＥＴ７の共通接続点に電圧源Ｖｃ
ｃが接続されている。ＦＥＴ５とＦＥＴ６の共通接続点
は、スイッチ部２０のＦＥＴ２及びＦＥＴ３のゲートに
接続される。また、ＦＥＴ７とＦＥＴ８の共通接続点
は、スイッチ部２０のＦＥＴ１とＦＥＴ４のゲートに接
続される。
直列接続された４個のＦＥＴ５乃至ＦＥＴ８を有し、中
点であるＦＥＴ６とＦＥＴ７の共通接続点に電圧源Ｖｃ
ｃが接続されている。ＦＥＴ５とＦＥＴ６の共通接続点
は、スイッチ部２０のＦＥＴ２及びＦＥＴ３のゲートに
接続される。また、ＦＥＴ７とＦＥＴ８の共通接続点
は、スイッチ部２０のＦＥＴ１とＦＥＴ４のゲートに接
続される。
【００１７】コントロール信号入力部４０は、１個のＦ
ＥＴ９を有する。このＦＥＴ９のゲートには、抵抗ＲＢ
を介してコントロール信号Ｖｃｏｎｔが印加される。Ｆ
ＥＴ９のドレインは抵抗Ｒｂｉａｓを介して前述の電圧
源Ｖｃｃに接続される。また、ＦＥＴ９のゲートは、バ
ッファ部３０のＦＥＴ６とＦＥＴ８りゲートに接続さ
れ、ＦＥＴ９のドレインはバッファ部３０のＦＥＴ５と
ＦＥＴ７のゲートに接続されている。尚、これらＦＥＴ
１乃至ＦＥＴ９はＶｐ（ピンチオフ電圧）が負のディプ
レッション型である。
ＥＴ９を有する。このＦＥＴ９のゲートには、抵抗ＲＢ
を介してコントロール信号Ｖｃｏｎｔが印加される。Ｆ
ＥＴ９のドレインは抵抗Ｒｂｉａｓを介して前述の電圧
源Ｖｃｃに接続される。また、ＦＥＴ９のゲートは、バ
ッファ部３０のＦＥＴ６とＦＥＴ８りゲートに接続さ
れ、ＦＥＴ９のドレインはバッファ部３０のＦＥＴ５と
ＦＥＴ７のゲートに接続されている。尚、これらＦＥＴ
１乃至ＦＥＴ９はＶｐ（ピンチオフ電圧）が負のディプ
レッション型である。
【００１８】次に、図１のバイアス回路内蔵型スイッチ
ＩＣ１０の動作を説明する。コントロール信号入力部４
０のＦＥＴ９のゲートには、抵抗ＲＢを介して図示の如
くＨ（約０ボルト）又はＬ（約−３ボルト）のコントロ
ール信号Ｖｃｏｎｔが印加される。コントロール信号Ｖ
ｃｏｎｔがＨ（又はＬ）のとき、ＦＥＴ９のドレインは
Ｌ（又はＨ）、ＦＥＴ９のゲートはＨ（又はＬ）とな
る。
ＩＣ１０の動作を説明する。コントロール信号入力部４
０のＦＥＴ９のゲートには、抵抗ＲＢを介して図示の如
くＨ（約０ボルト）又はＬ（約−３ボルト）のコントロ
ール信号Ｖｃｏｎｔが印加される。コントロール信号Ｖ
ｃｏｎｔがＨ（又はＬ）のとき、ＦＥＴ９のドレインは
Ｌ（又はＨ）、ＦＥＴ９のゲートはＨ（又はＬ）とな
る。
【００１９】先ずコントロール信号ＶｃｏｎｔがＨと仮
定すると、バッファ部３０ＦＥＴ６及びＦＥＴ８のゲー
トはＨ、ＦＥＴ５及びＦＥＴ７のゲートはＬである。従
って、ＦＥＴ６とＦＥＴ８はオン、ＦＥＴ５とＦＥＴ７
はオフであり、ＦＥＴ５とＦＥＴ６の共通接続点、即ち
スイッチ部２０のＦＴＥ２とＦＥＴ３のゲート電圧は
Ｈ、ＦＥＴ７とＦＥＴ８の共通接続点、即ちスイッチ部
２０のＦＥＴ１とＦＥＴ４のゲート電圧はＬとなる。そ
こで、ＦＥＴ３とＦＥＴ２はオンとなり、信号入力ＩＮ
の信号をＦＥＴ３を介してＯＵＴ２に出力する。この
際、オフであるＦＥＴ１を介してＯＵＴ１に出力される
信号は、ＦＥＴ２にて接地されるので、ＯＵＴ１の出力
は０である。
定すると、バッファ部３０ＦＥＴ６及びＦＥＴ８のゲー
トはＨ、ＦＥＴ５及びＦＥＴ７のゲートはＬである。従
って、ＦＥＴ６とＦＥＴ８はオン、ＦＥＴ５とＦＥＴ７
はオフであり、ＦＥＴ５とＦＥＴ６の共通接続点、即ち
スイッチ部２０のＦＴＥ２とＦＥＴ３のゲート電圧は
Ｈ、ＦＥＴ７とＦＥＴ８の共通接続点、即ちスイッチ部
２０のＦＥＴ１とＦＥＴ４のゲート電圧はＬとなる。そ
こで、ＦＥＴ３とＦＥＴ２はオンとなり、信号入力ＩＮ
の信号をＦＥＴ３を介してＯＵＴ２に出力する。この
際、オフであるＦＥＴ１を介してＯＵＴ１に出力される
信号は、ＦＥＴ２にて接地されるので、ＯＵＴ１の出力
は０である。
【００２０】次に、コントロール信号Ｖｃｏｕｔが上述
の場合と逆にＬとなると、バッファ部３０のＦＥＴ５と
ＦＥＴ７がオン、ＦＥＴ６とＦＥＴ８はオフになる。そ
こで、ＦＥＴ５とＦＥＴ６の共通接続即ちＦＥＴ２とＦ
ＥＴ３のゲートはＬ、ＦＥＴ７とＦＥＴ８の共通接続
点、即ちスイッチ部２０のＦＥＴ１とＦＥＴ４のゲート
はＨとなる。その結果、ＦＥＴ１とＦＥＴ４がオン、Ｆ
ＥＴ３とＦＥＴ２がオフとなるので、信号入力ＩＮはＦ
ＥＴ１を介してＯＵＴ１に出力され、オフであるＦＥＴ
３を介してＯＵＴ２に漏洩する信号はＦＥＴ４を介して
接地されるので、ＯＵＴ２の出力は０である。
の場合と逆にＬとなると、バッファ部３０のＦＥＴ５と
ＦＥＴ７がオン、ＦＥＴ６とＦＥＴ８はオフになる。そ
こで、ＦＥＴ５とＦＥＴ６の共通接続即ちＦＥＴ２とＦ
ＥＴ３のゲートはＬ、ＦＥＴ７とＦＥＴ８の共通接続
点、即ちスイッチ部２０のＦＥＴ１とＦＥＴ４のゲート
はＨとなる。その結果、ＦＥＴ１とＦＥＴ４がオン、Ｆ
ＥＴ３とＦＥＴ２がオフとなるので、信号入力ＩＮはＦ
ＥＴ１を介してＯＵＴ１に出力され、オフであるＦＥＴ
３を介してＯＵＴ２に漏洩する信号はＦＥＴ４を介して
接地されるので、ＯＵＴ２の出力は０である。
【００２１】尚、このバイアス回路内蔵型スイッチＩＣ
１０によると、バッファ部３０のＦＥＴ５とＦＥＴ６、
ＦＥＴ７とＦＥＴ８は、ＦＥＴ５とＦＥＴ７がオンのと
きＦＥＴ６とＦＥＴ８はオフ、逆にＦＥＴ５とＦＥＴ７
がオフのとき、ＦＥＴ６とＦＥＴ８はオンである。要約
すると、ＦＥＴ５とＦＥＴ６のＦＥＴ対と、ＦＥＴ７と
ＦＥＴ８のＦＥＴ対は各ＦＥＴ対の一方のＦＥＴがオン
のとき他方はオフであり、同時にオンとなることはな
い。従って、バッファ部３０による消費電力は極めて少
ない。換言すると無駄な電流が流れないので、消費電力
は実質０である。またＦＥＴから数１０μＡのゲートリ
ーク電流ＩｇＬがあっても、ＦＥＴのレベルシフトは最
大約０−２ボルトであり、動作に影響を生じない。
１０によると、バッファ部３０のＦＥＴ５とＦＥＴ６、
ＦＥＴ７とＦＥＴ８は、ＦＥＴ５とＦＥＴ７がオンのと
きＦＥＴ６とＦＥＴ８はオフ、逆にＦＥＴ５とＦＥＴ７
がオフのとき、ＦＥＴ６とＦＥＴ８はオンである。要約
すると、ＦＥＴ５とＦＥＴ６のＦＥＴ対と、ＦＥＴ７と
ＦＥＴ８のＦＥＴ対は各ＦＥＴ対の一方のＦＥＴがオン
のとき他方はオフであり、同時にオンとなることはな
い。従って、バッファ部３０による消費電力は極めて少
ない。換言すると無駄な電流が流れないので、消費電力
は実質０である。またＦＥＴから数１０μＡのゲートリ
ーク電流ＩｇＬがあっても、ＦＥＴのレベルシフトは最
大約０−２ボルトであり、動作に影響を生じない。
【００２２】次に、図２を参照して本発明のバイアス回
路内蔵型スイッチＩＣの第２実施形態を説明する。この
バイアス回路内蔵型スイッチＩＣ１０’は、スイッチ部
２０’、バッファ部３０’及びコントロール信号入力部
４０’を有する点で図１のスイッチＩＣ１０と同じであ
る。また、スイッチ部２０’は、ＦＥＴ１乃至ＦＥＴ４
とゲート抵抗ＲＧを有する点でスイッチ部２０と同じで
ある。但し、ＦＥＴ２とＦＥＴ４のソースは、直接接地
せず、夫々コンデンサＣ１、Ｃ２を介して高周波的に接
地すると共に１対の抵抗ＲＳを介して相互接続して、電
源ＶＤＤに接続されている。
路内蔵型スイッチＩＣの第２実施形態を説明する。この
バイアス回路内蔵型スイッチＩＣ１０’は、スイッチ部
２０’、バッファ部３０’及びコントロール信号入力部
４０’を有する点で図１のスイッチＩＣ１０と同じであ
る。また、スイッチ部２０’は、ＦＥＴ１乃至ＦＥＴ４
とゲート抵抗ＲＧを有する点でスイッチ部２０と同じで
ある。但し、ＦＥＴ２とＦＥＴ４のソースは、直接接地
せず、夫々コンデンサＣ１、Ｃ２を介して高周波的に接
地すると共に１対の抵抗ＲＳを介して相互接続して、電
源ＶＤＤに接続されている。
【００２３】バッファ部３０’は、電源ＶＤＤと接地間
に直列接続された２対のＦＥＴであるＦＥＴ５とＦＥＴ
６及びＦＥＴ７とＦＥＴ８を有する。ＦＥＴ５とＦＥＴ
６の共通接続点が、スイッチ部２０’のＦＥＴ２とＦＥ
Ｔ３のゲート抵抗ＲＧの中点に接続されている。同様に
ＦＥＴ７とＦＥＴ８の共通接続点が、スイッチ部２０’
のＦＥＴ１とＦＥＴ４のゲート抵抗ＲＧの中点に接続さ
れている。
に直列接続された２対のＦＥＴであるＦＥＴ５とＦＥＴ
６及びＦＥＴ７とＦＥＴ８を有する。ＦＥＴ５とＦＥＴ
６の共通接続点が、スイッチ部２０’のＦＥＴ２とＦＥ
Ｔ３のゲート抵抗ＲＧの中点に接続されている。同様に
ＦＥＴ７とＦＥＴ８の共通接続点が、スイッチ部２０’
のＦＥＴ１とＦＥＴ４のゲート抵抗ＲＧの中点に接続さ
れている。
【００２４】コントロール信号入力部４０’は、ＦＥＴ
９を含み、ゲートには抵抗ＲＢを介してコントロール信
号Ｖｃｏｎｔが印加される。ソースは接地され、ドレイ
ンは抵抗Ｒｂｉａｓを介して電源ＶＤＤに接続されてい
る。更にＦＥＴ９のゲートは、バッファ部３０’のＦＥ
Ｔ６とＦＥＴ８のゲートに接続され、ＦＥＴ９のドレイ
ンはＦＥＴ５とＦＥＴ７のゲートに接続されている。
９を含み、ゲートには抵抗ＲＢを介してコントロール信
号Ｖｃｏｎｔが印加される。ソースは接地され、ドレイ
ンは抵抗Ｒｂｉａｓを介して電源ＶＤＤに接続されてい
る。更にＦＥＴ９のゲートは、バッファ部３０’のＦＥ
Ｔ６とＦＥＴ８のゲートに接続され、ＦＥＴ９のドレイ
ンはＦＥＴ５とＦＥＴ７のゲートに接続されている。
【００２５】次に、図２に示すバイアス回路内蔵型スイ
ッチＩＣの動作を説明する。ＦＥＴ１乃至ＦＥＴ９はエ
ンハンスメント型であり、コントロール信号Ｖｃｏｎｔ
はＨ（約３ボルト）とＬ（約０ボルト）のいずれかであ
る。
ッチＩＣの動作を説明する。ＦＥＴ１乃至ＦＥＴ９はエ
ンハンスメント型であり、コントロール信号Ｖｃｏｎｔ
はＨ（約３ボルト）とＬ（約０ボルト）のいずれかであ
る。
【００２６】先ず、コントロール信号ＶｃｏｎｔがＨの
とき、バッファ部３０’のＦＥＴ６とＦＥＴ８のゲート
はＨ、ＦＥＴ５とＦＥＴ７のゲートはＬである。従っ
て、ＦＥＴ６とＦＥＴ８がオン、ＦＥＴ５とＦＥＴ７が
オフとなり、スイッチ部２０’のＦＥＴ２とＦＥＴ３は
オン、ＦＥＴ１とＦＥＴ４はオフとなる。そこで、信号
入力ＩＮはＦＥＴ３を介してＯＵＴ２に出力される。Ｏ
ＵＴ１への出力は０である。
とき、バッファ部３０’のＦＥＴ６とＦＥＴ８のゲート
はＨ、ＦＥＴ５とＦＥＴ７のゲートはＬである。従っ
て、ＦＥＴ６とＦＥＴ８がオン、ＦＥＴ５とＦＥＴ７が
オフとなり、スイッチ部２０’のＦＥＴ２とＦＥＴ３は
オン、ＦＥＴ１とＦＥＴ４はオフとなる。そこで、信号
入力ＩＮはＦＥＴ３を介してＯＵＴ２に出力される。Ｏ
ＵＴ１への出力は０である。
【００２７】次に、コントロール信号ＶｃｏｎｔがＬの
場合には、上述と反転して、スイッチ部２０’のＦＥＴ
１とＦＥＴ４がオン、ＦＥＴ２とＦＥＴ３はオフとな
る。そこで、信号入力ＩＮはＦＥＴ1 を介してＯＵＴ１
に出力されるが、ＯＵＴ２への出力は０である。
場合には、上述と反転して、スイッチ部２０’のＦＥＴ
１とＦＥＴ４がオン、ＦＥＴ２とＦＥＴ３はオフとな
る。そこで、信号入力ＩＮはＦＥＴ1 を介してＯＵＴ１
に出力されるが、ＯＵＴ２への出力は０である。
【００２８】以上、本発明のバイアス回路内蔵型スイッ
チＩＣの好適実施形態を説明したが、本発明によればこ
れら特定例に限定されるべきでなく、特定用途に応じて
種々の変形変更が可能であることが理解できよう。
チＩＣの好適実施形態を説明したが、本発明によればこ
れら特定例に限定されるべきでなく、特定用途に応じて
種々の変形変更が可能であることが理解できよう。
【００２９】
【発明の効果】上述の説明から理解される如く、本発明
のバイアス回路内蔵型スイッチ用ＩＣによると、ＩＣ内
部にバッファ回路を設け、安定したコントロール電圧を
印加し、ゲート電流が実質的に０であるので、動作が極
めて安定である。更にまたバイアス回路に流れる電流を
極めて小さくできるので、低消費電力化が可能である。
のバイアス回路内蔵型スイッチ用ＩＣによると、ＩＣ内
部にバッファ回路を設け、安定したコントロール電圧を
印加し、ゲート電流が実質的に０であるので、動作が極
めて安定である。更にまたバイアス回路に流れる電流を
極めて小さくできるので、低消費電力化が可能である。
【図１】本発明のバイアス回路内蔵型スイッチＩＣの第
１実施形態の回路図である。
１実施形態の回路図である。
【図２】本発明のバイアス回路内蔵型スイッチＩＣの第
２実施形態例の回路図である。
２実施形態例の回路図である。
【図３】従来のスイッチＩＣの回路図である。
１０、１０’ バイアス回路内蔵型スイッチＩＣ ２０、２０’ スイッチ部 ３０、３０’ バッファ部 ４０、４０’ コントロール信号入力部
Claims (5)
- 【請求項１】信号入力端と１対の出力端間に直列接続さ
れた１対のＦＥＴ及び前記出力端と接地間に接続された
１対のＦＥＴを含むスイッチ部を有するスイッチＩＣに
おいて、 電源と接地間に直列接続され一方がオンのとき他方がオ
フになる１対のＦＥＴを２組含むバッファ部を介して前
記スイッチ部の前記ＦＥＴを駆動することを特徴とする
バイアス回路内蔵型スイッチＩＣ。 - 【請求項２】前記ＦＥＴとしてＧａＡｓ ＦＥＴを使用
することを特徴とする請求項１に記載のバイアス回路内
蔵型スイッチＩＣ。 - 【請求項３】前記ＦＥＴとしてディプレッション型ＦＥ
Ｔを使用する請求項１又は２に記載のバイアス回路内蔵
型スイッチＩＣ。 - 【請求項４】前記ＦＥＴとしてエンハンスメント型ＦＥ
Ｔを使用することを特徴とする請求項１又は２に記載の
バイアス回路内蔵型スイッチＩＣ。 - 【請求項５】前記スイッチ部の前記出力端と接地間に接
続される前記ＦＥＴは、コンデンサを介して接地されて
いることを特徴とする請求項１乃至４のいずれかに記載
のバイアス回路内蔵型スイッチＩＣ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10186975A JP2000013208A (ja) | 1998-06-17 | 1998-06-17 | バイアス回路内蔵型スイッチｉｃ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10186975A JP2000013208A (ja) | 1998-06-17 | 1998-06-17 | バイアス回路内蔵型スイッチｉｃ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000013208A true JP2000013208A (ja) | 2000-01-14 |
Family
ID=16198009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10186975A Pending JP2000013208A (ja) | 1998-06-17 | 1998-06-17 | バイアス回路内蔵型スイッチｉｃ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000013208A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5509469B1 (ja) * | 2012-12-21 | 2014-06-04 | サムソン エレクトロ−メカニックス カンパニーリミテッド． | 高周波スイッチ回路 |
-
1998
- 1998-06-17 JP JP10186975A patent/JP2000013208A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5509469B1 (ja) * | 2012-12-21 | 2014-06-04 | サムソン エレクトロ−メカニックス カンパニーリミテッド． | 高周波スイッチ回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050512 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061117 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070307 |