JPH05211434A - ＢｉＣＭＯＳ回路 - Google Patents
ＢｉＣＭＯＳ回路Info
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- JPH05211434A JPH05211434A JP4015421A JP1542192A JPH05211434A JP H05211434 A JPH05211434 A JP H05211434A JP 4015421 A JP4015421 A JP 4015421A JP 1542192 A JP1542192 A JP 1542192A JP H05211434 A JPH05211434 A JP H05211434A
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- JP
- Japan
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- circuit
- output
- transistor
- input
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】 ＢｉＣＭＯＳ回路の出力回路に流れる貫通電
流を流れなくすることにより、接地雑音およびＡＣ的な
消費電力を低減する。 【構成】 ＢｉＣＭＯＳ回路の入力回路２０にあるＣＭ
ＯＳインバータの入力信号Ａと出力信号Ｂとの排他的論
理和をとることによってエッジを検出しエッジ検出信号
Ｃを出力する排他的論理和回路１５よりなるエッジ検出
回路５０と、そのエッジ検出信号Ｃにより、出力回路４
０のバイポーラトランジスタ９とショットキートランジ
スタ１０の両方が「オン」になる間のみ「オフ」になる
ＮＭＯＳトランジスタ１６よりなる貫通電流防止回路と
を設ける。
流を流れなくすることにより、接地雑音およびＡＣ的な
消費電力を低減する。 【構成】 ＢｉＣＭＯＳ回路の入力回路２０にあるＣＭ
ＯＳインバータの入力信号Ａと出力信号Ｂとの排他的論
理和をとることによってエッジを検出しエッジ検出信号
Ｃを出力する排他的論理和回路１５よりなるエッジ検出
回路５０と、そのエッジ検出信号Ｃにより、出力回路４
０のバイポーラトランジスタ９とショットキートランジ
スタ１０の両方が「オン」になる間のみ「オフ」になる
ＮＭＯＳトランジスタ１６よりなる貫通電流防止回路と
を設ける。
Description
【０００１】
【産業上の利用分野】本発明は、ＢｉＣＭＯＳ回路に利
用され、特に、ＢｉＣＭＯＳ回路の接地雑音の原因であ
る貫通電流を防止したＢｉＣＭＯＳ回路に関する。
用され、特に、ＢｉＣＭＯＳ回路の接地雑音の原因であ
る貫通電流を防止したＢｉＣＭＯＳ回路に関する。
【０００２】
【従来の技術】従来、この種のＢｉＣＭＯＳ回路は、図
７に示すように、出力段トランジスタが、バイポーラト
ランジスタ２個で構成されたトーテムポール出力構造に
なっており、ＮＰＮ形のショットキートランジスタ８
と、ＮＰＮ形のバイポーラトランジスタ９とがダーリン
トン接続され、プルアップトランジスタを構成し、プル
ダウン側のＮＰＮ形のショットキートランジスタ１０と
で出力回路４０を構成している。また、ＰＭＯＳトラン
ジスタ３とＮＭＯＳトランジスタ４とでＣＭＯＳインバ
ータを構成している。
７に示すように、出力段トランジスタが、バイポーラト
ランジスタ２個で構成されたトーテムポール出力構造に
なっており、ＮＰＮ形のショットキートランジスタ８
と、ＮＰＮ形のバイポーラトランジスタ９とがダーリン
トン接続され、プルアップトランジスタを構成し、プル
ダウン側のＮＰＮ形のショットキートランジスタ１０と
で出力回路４０を構成している。また、ＰＭＯＳトラン
ジスタ３とＮＭＯＳトランジスタ４とでＣＭＯＳインバ
ータを構成している。
【０００３】これらのプルアップトランジスタとプルダ
ウントランジスタをＰＭＯＳトランジスタ５を含む制御
回路３０で制御することで、それぞれを「オン」、「オ
フ」、または「オフ」、「オン」して、出力を「ハ
イ」、「ロー」にしている。
ウントランジスタをＰＭＯＳトランジスタ５を含む制御
回路３０で制御することで、それぞれを「オン」、「オ
フ」、または「オフ」、「オン」して、出力を「ハ
イ」、「ロー」にしている。
【０００４】なお、図７において、１、１２、１３およ
び１４はショットキーダイオード、ならびに２、６、７
および１１は抵抗である。
び１４はショットキーダイオード、ならびに２、６、７
および１１は抵抗である。
【０００５】
【発明が解決しようとする課題】この従来のＢｉＣＭＯ
Ｓ回路では、出力回路のプルアップトランジスタとプル
ダウントランジスタとが、ほとんど同時にスイッチング
し、そのスイッチングの瞬間には、プルアップトランジ
スタとプルダウントランジスタが、同時に「オン」にな
る。
Ｓ回路では、出力回路のプルアップトランジスタとプル
ダウントランジスタとが、ほとんど同時にスイッチング
し、そのスイッチングの瞬間には、プルアップトランジ
スタとプルダウントランジスタが、同時に「オン」にな
る。
【０００６】このときに、回路を構成している集積回路
装置（以下、ＩＣという。）の電源ピンより接地ピン
へ、貫通電流が流れ、接地ピンのインダクタンスによっ
て、接地雑音が発生する欠点があった。
装置（以下、ＩＣという。）の電源ピンより接地ピン
へ、貫通電流が流れ、接地ピンのインダクタンスによっ
て、接地雑音が発生する欠点があった。
【０００７】また、近年装置のクロック周波数が高速に
なってきており、このようにスイッチングのたびに貫通
電流が流れるとＩＣの消費電力が増加し、熱問題を起こ
す欠点があった。
なってきており、このようにスイッチングのたびに貫通
電流が流れるとＩＣの消費電力が増加し、熱問題を起こ
す欠点があった。
【０００８】本発明の目的は、前記の欠点を除去するこ
とにより、出力段における貫通電流を防止し、接地雑音
および消費電力を低減したＢｉＣＭＯＳ回路を提供する
ことにある。
とにより、出力段における貫通電流を防止し、接地雑音
および消費電力を低減したＢｉＣＭＯＳ回路を提供する
ことにある。
【０００９】
【課題を解決するための手段】本発明は、電源と接地電
位間に接続されたＣＭＯＳインバータを含む入力回路
と、電源と出力端子間に挿入された第一のバイポーラト
ランジスタと、出力端子と接地電位間に挿入された第二
のバイポーラトランジスタとを含む出力回路とを備えた
ＢｉＣＭＯＳ回路において、前記ＣＭＯＳインバータの
入力信号および出力信号を入力し入力信号および出力信
号の立ち上りおよび立ち下りを検出しエッジ検出信号を
出力するエッジ検出回路を備え、前記出力回路は、前記
出力回路に挿入され、前記エッジ検出信号の入力により
前記出力回路における電源から接地電位に至る電流経路
を遮断する貫通電流防止回路を含むことを特徴とする。
位間に接続されたＣＭＯＳインバータを含む入力回路
と、電源と出力端子間に挿入された第一のバイポーラト
ランジスタと、出力端子と接地電位間に挿入された第二
のバイポーラトランジスタとを含む出力回路とを備えた
ＢｉＣＭＯＳ回路において、前記ＣＭＯＳインバータの
入力信号および出力信号を入力し入力信号および出力信
号の立ち上りおよび立ち下りを検出しエッジ検出信号を
出力するエッジ検出回路を備え、前記出力回路は、前記
出力回路に挿入され、前記エッジ検出信号の入力により
前記出力回路における電源から接地電位に至る電流経路
を遮断する貫通電流防止回路を含むことを特徴とする。
【００１０】また、本発明は、前記エッジ検出回路は、
２入力の排他的論理和回路であり、前記貫通電流防止回
路はＮチャネルＭＯＳトランジスタであることができ
る。
２入力の排他的論理和回路であり、前記貫通電流防止回
路はＮチャネルＭＯＳトランジスタであることができ
る。
【００１１】また、本発明は、前記第一のバイポーラト
ランジスタはＮＰＮ形のバイポーラトランジスタであ
り、前記第二のバイポーラトランジスタはＮＰＮ形のシ
ョットキートランジスタであることが好ましい。
ランジスタはＮＰＮ形のバイポーラトランジスタであ
り、前記第二のバイポーラトランジスタはＮＰＮ形のシ
ョットキートランジスタであることが好ましい。
【００１２】
【作用】エッジ検出回路として例えば排他的論理和回路
により、ＣＭＯＳインバータの入力信号と出力信号との
排他的論理和をとりエッジ検出信号として出力する。こ
のエッジ検出信号は、入力信号が立ち上り出力信号が立
ち下る期間、および入力信号が立ち下り出力信号が立ち
上る期間、すなわち入力信号のエッジがくる度に「ロ
ー」レベルとなる。そこで、貫通電流防止回路として例
えばＮＭＯＳトランジスタを用いると、このエッジ検出
信号により「オフ」となり、出力回路における電源から
接地電位に至る電流経路を遮断する。
により、ＣＭＯＳインバータの入力信号と出力信号との
排他的論理和をとりエッジ検出信号として出力する。こ
のエッジ検出信号は、入力信号が立ち上り出力信号が立
ち下る期間、および入力信号が立ち下り出力信号が立ち
上る期間、すなわち入力信号のエッジがくる度に「ロ
ー」レベルとなる。そこで、貫通電流防止回路として例
えばＮＭＯＳトランジスタを用いると、このエッジ検出
信号により「オフ」となり、出力回路における電源から
接地電位に至る電流経路を遮断する。
【００１３】従って、貫通電流は流れなくなり、接地雑
音および消費電力の低減化が可能となる。
音および消費電力の低減化が可能となる。
【００１４】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１５】図１は本発明の第一実施例を示す回路図で
ある。
ある。
【００１６】本実施例は、電源ＶＣＣと接地電位ＧＮＤ
間に接続されたＣＭＯＳインバータを含む入力回路２０
と、電源ＶＣＣと出力端子ＯＵＴ間に挿入された第一の
バイポーラトランジスタとしてのＮＰＮ形のバイポーラ
トランジスタ９と、出力端子ＯＵＴと接地電位間に挿入
された第二のバイポーラトランジスタとしてのＮＰＮ形
のショットキートランジスタ１０とを含む出力回路４０
と、入力回路２０の出力を入力し出力回路４０を制御す
る制御回路３０とを備えたＢｉＣＭＯＳ回路において、
本発明の特徴とするところの、前記ＣＭＯＳインバータ
の入力信号Ａおよび出力信号Ｂを入力し、入力信号Ａお
よび出力信号Ｂの立ち上りおよび立ち下りを検出してエ
ッジ検出信号Ｃを出力する排他的論理和回路１５からな
るエッジ検出回路５０を備え、出力回路４０は、出力回
路４０に挿入され、エッジ検出信号Ｃの入力により出力
回路４０における電源ＶＣＣから接地電位ＧＮＤに至る
電流経路を遮断する貫通電流防止回路としてのＮＭＯＳ
トランジスタ１６を含んでいる。
間に接続されたＣＭＯＳインバータを含む入力回路２０
と、電源ＶＣＣと出力端子ＯＵＴ間に挿入された第一の
バイポーラトランジスタとしてのＮＰＮ形のバイポーラ
トランジスタ９と、出力端子ＯＵＴと接地電位間に挿入
された第二のバイポーラトランジスタとしてのＮＰＮ形
のショットキートランジスタ１０とを含む出力回路４０
と、入力回路２０の出力を入力し出力回路４０を制御す
る制御回路３０とを備えたＢｉＣＭＯＳ回路において、
本発明の特徴とするところの、前記ＣＭＯＳインバータ
の入力信号Ａおよび出力信号Ｂを入力し、入力信号Ａお
よび出力信号Ｂの立ち上りおよび立ち下りを検出してエ
ッジ検出信号Ｃを出力する排他的論理和回路１５からな
るエッジ検出回路５０を備え、出力回路４０は、出力回
路４０に挿入され、エッジ検出信号Ｃの入力により出力
回路４０における電源ＶＣＣから接地電位ＧＮＤに至る
電流経路を遮断する貫通電流防止回路としてのＮＭＯＳ
トランジスタ１６を含んでいる。
【００１７】なお詳しくは、入力回路２０は、一端が入
力端子ＩＮに接続された抵抗２と、カソードが入力端子
ＩＮにアノードが接地電位ＧＮＤにそれぞれ接続された
ショットキーダイオード１と、ゲートが抵抗２の他端に
ソースが電源ＶＣＣにそれぞれ接続されたＰＭＯＳトラ
ンジスタ３と、ゲートが抵抗２の他端にドレインがＰＭ
ＯＳトランジスタ３のドレインにソースが接地電位ＧＮ
Ｄにそれぞれ接続されたＮＭＯＳトランジスタ４とを含
み、出力回路４０は、ドレインが電源ＶＣＣに接続され
たＮＭＯＳトランジスタ１６と、一端がＮＭＯＳトラン
ジスタ１６のソースに接続された抵抗１１と、コレクタ
が抵抗１１の他端にエミッタが出力端子ＯＵＴにそれぞ
れ接続されたＮＰＮ形のバイポーラトランジスタ９と、
コレクタがバイポーラトランジスタ９のコレクタにエミ
ッタがバイポーラトランジスタ９のベースにそれぞれ接
続されたＮＰＮ形のショットキートランジスタ８と、コ
レクタが出力端子ＯＵＴにエミッタが接地電位ＧＮＤに
それぞれ接続されたＮＰＮ形のショットキートランジス
タ１０と、カソードが出力端子ＯＵＴにアノードが接地
電位ＧＮＤにそれぞれ接続されたショットキーダイオー
ド１４とを含み、制御回路３０は、一端が電源ＶＣＣに
接続された抵抗６と、カソードが抵抗６の他端にアノー
ドがバイポーラトランジスタ９のベースにそれぞれ接続
されたショットキーダイオード１２と、カソードが抵抗
６の他端にアノードが出力端子ＯＵＴにそれぞれ接続さ
れたショットキーダイオード１３と、ゲートがＰＭＯＳ
トランジスタ３のドレインとＮＭＯＳトランジスタ４の
ドレインとの共通接続点にソースが抵抗６の他端にドレ
インがショットキートランジスタ１０のベースにそれぞ
れ接続されたＰＭＯＳトランジスタ５と、一端がＰＯＭ
ＯＳトランジスタ５のドレインに他端が接地電位ＧＮＤ
にそれぞれ接続された抵抗７とを含み、エッジ検出回路
５０は、一方の入力がＰＭＯＳトランジスタ３のゲート
とＮＭＯＳトランジスタ４のゲートとの共通接続点に他
方の入力がＰＭＯＳトランジスタ３のドレインとＮＭＯ
Ｓトランジスタ４のドレインとの共通接続点に出力がＮ
ＭＯＳトランジスタ１６のゲートに接続された排他的論
理和回路１５を含んでいる。
力端子ＩＮに接続された抵抗２と、カソードが入力端子
ＩＮにアノードが接地電位ＧＮＤにそれぞれ接続された
ショットキーダイオード１と、ゲートが抵抗２の他端に
ソースが電源ＶＣＣにそれぞれ接続されたＰＭＯＳトラ
ンジスタ３と、ゲートが抵抗２の他端にドレインがＰＭ
ＯＳトランジスタ３のドレインにソースが接地電位ＧＮ
Ｄにそれぞれ接続されたＮＭＯＳトランジスタ４とを含
み、出力回路４０は、ドレインが電源ＶＣＣに接続され
たＮＭＯＳトランジスタ１６と、一端がＮＭＯＳトラン
ジスタ１６のソースに接続された抵抗１１と、コレクタ
が抵抗１１の他端にエミッタが出力端子ＯＵＴにそれぞ
れ接続されたＮＰＮ形のバイポーラトランジスタ９と、
コレクタがバイポーラトランジスタ９のコレクタにエミ
ッタがバイポーラトランジスタ９のベースにそれぞれ接
続されたＮＰＮ形のショットキートランジスタ８と、コ
レクタが出力端子ＯＵＴにエミッタが接地電位ＧＮＤに
それぞれ接続されたＮＰＮ形のショットキートランジス
タ１０と、カソードが出力端子ＯＵＴにアノードが接地
電位ＧＮＤにそれぞれ接続されたショットキーダイオー
ド１４とを含み、制御回路３０は、一端が電源ＶＣＣに
接続された抵抗６と、カソードが抵抗６の他端にアノー
ドがバイポーラトランジスタ９のベースにそれぞれ接続
されたショットキーダイオード１２と、カソードが抵抗
６の他端にアノードが出力端子ＯＵＴにそれぞれ接続さ
れたショットキーダイオード１３と、ゲートがＰＭＯＳ
トランジスタ３のドレインとＮＭＯＳトランジスタ４の
ドレインとの共通接続点にソースが抵抗６の他端にドレ
インがショットキートランジスタ１０のベースにそれぞ
れ接続されたＰＭＯＳトランジスタ５と、一端がＰＯＭ
ＯＳトランジスタ５のドレインに他端が接地電位ＧＮＤ
にそれぞれ接続された抵抗７とを含み、エッジ検出回路
５０は、一方の入力がＰＭＯＳトランジスタ３のゲート
とＮＭＯＳトランジスタ４のゲートとの共通接続点に他
方の入力がＰＭＯＳトランジスタ３のドレインとＮＭＯ
Ｓトランジスタ４のドレインとの共通接続点に出力がＮ
ＭＯＳトランジスタ１６のゲートに接続された排他的論
理和回路１５を含んでいる。
【００１８】次に、本実施例の動作について図２に示す
タイムチャートを参照して説明する。ここで、図２はＣ
ＭＯＳインバータの入力信号Ａおよび出力信号Ｂとエッ
ジ検出信号Ｃとの関係を示すタイムチャートである。
タイムチャートを参照して説明する。ここで、図２はＣ
ＭＯＳインバータの入力信号Ａおよび出力信号Ｂとエッ
ジ検出信号Ｃとの関係を示すタイムチャートである。
【００１９】入力端子ＩＮに入力信号のエッジ（波形の
立ち上がりおよび立ち下がり）が入力されると、ＰＭＯ
Ｓトランジスタ３とＮＭＯＳトランジスタ４とで構成さ
れたＣＭＯＳインバータの入力信号Ａと出力信号Ｂと
は、ＣＭＯＳインバータの遅延時間分だけ遅れ反転した
波形になり、この二つの信号が２入力の排他的論理和回
路１５に入力され排他的論理和がとられ、その出力とし
てエッジがくるごとに「ロー」レベルとなるエッジ検出
信号Ｃを出力する。
立ち上がりおよび立ち下がり）が入力されると、ＰＭＯ
Ｓトランジスタ３とＮＭＯＳトランジスタ４とで構成さ
れたＣＭＯＳインバータの入力信号Ａと出力信号Ｂと
は、ＣＭＯＳインバータの遅延時間分だけ遅れ反転した
波形になり、この二つの信号が２入力の排他的論理和回
路１５に入力され排他的論理和がとられ、その出力とし
てエッジがくるごとに「ロー」レベルとなるエッジ検出
信号Ｃを出力する。
【００２０】このエッジ検出信号Ｃは、出力段に設けら
れたＮＭＯＳトランジスタ１６（貫通電流防止回路）の
ゲートに入力されるので、エッジが入力されるごとにＮ
ＭＯＳトランジスタ１６が「オフ」状態になる。
れたＮＭＯＳトランジスタ１６（貫通電流防止回路）の
ゲートに入力されるので、エッジが入力されるごとにＮ
ＭＯＳトランジスタ１６が「オフ」状態になる。
【００２１】これによって、出力スイッチング時に、貫
通電流が流れることが無くなり、接地雑音およびスイッ
チング時の消費電力を減少できる。
通電流が流れることが無くなり、接地雑音およびスイッ
チング時の消費電力を減少できる。
【００２２】図３は本発明の第二実施例を示す回路図で
ある。
ある。
【００２３】本第二実施例は、図１の第一実施例の回路
において、ＮＭＯＳトランジスタ１６を、抵抗１１とバ
イポーラトランジスタ９のコレクタ間に接続したもの
で、同様の動作を行う。
において、ＮＭＯＳトランジスタ１６を、抵抗１１とバ
イポーラトランジスタ９のコレクタ間に接続したもの
で、同様の動作を行う。
【００２４】図４は本発明の第三実施例を示す回路図で
ある。
ある。
【００２５】本第三実施例は、図１の第一実施例の回路
において、ＮＭＯＳトランジスタ１６を、ＮＰＮバイポ
ーラトランジスタ９のエミッタと出力端子ＯＵＴ間に接
続したもので、同様の動作を行う。
において、ＮＭＯＳトランジスタ１６を、ＮＰＮバイポ
ーラトランジスタ９のエミッタと出力端子ＯＵＴ間に接
続したもので、同様の動作を行う。
【００２６】図５は本発明の第四実施例を示す回路図で
ある。
ある。
【００２７】本第四実施例は、図１の第一実施例の回路
において、ＮＭＯＳトランジスタ１６を、出力端子ＯＵ
Ｔとショットキートランジスタ１０のコレクタ間に接続
したもので、同様の動作を行う。
において、ＮＭＯＳトランジスタ１６を、出力端子ＯＵ
Ｔとショットキートランジスタ１０のコレクタ間に接続
したもので、同様の動作を行う。
【００２８】図６は本発明の第五実施例を示す回路図で
ある。本第五実施例は、図１の第一実施例の回路におい
て、ＮＭＯＳトランジスタ１６を、ショットキートラン
ジスタ１０のエミッタと接地電位ＧＮＤ間に接続したの
で、同様の動作を行う。
ある。本第五実施例は、図１の第一実施例の回路におい
て、ＮＭＯＳトランジスタ１６を、ショットキートラン
ジスタ１０のエミッタと接地電位ＧＮＤ間に接続したの
で、同様の動作を行う。
【００２９】
【発明の効果】以上説明したように、本発明は、入力段
のＣＭＯＳインバータの入力信号および出力信号を排他
的論理和回路に入力することにより、エッジを検出しエ
ッジ検出信号を出力するエッジ検出回路と、このエッジ
検出信号により「オフ」する出力段のＮＭＯＳトランジ
スタで構成される貫通電流防止回路とを設けることによ
り、出力が「ハイ」から「ロー」または「ロー」から
「ハイ」へ変化するときに、プルアップトランジスタと
プルダウントランジスタが同時に「オン」することによ
り流れる貫通電流を流れなくすることができ、接地雑音
および出力スイッチング時の消費電力を低減できる効果
がある。
のＣＭＯＳインバータの入力信号および出力信号を排他
的論理和回路に入力することにより、エッジを検出しエ
ッジ検出信号を出力するエッジ検出回路と、このエッジ
検出信号により「オフ」する出力段のＮＭＯＳトランジ
スタで構成される貫通電流防止回路とを設けることによ
り、出力が「ハイ」から「ロー」または「ロー」から
「ハイ」へ変化するときに、プルアップトランジスタと
プルダウントランジスタが同時に「オン」することによ
り流れる貫通電流を流れなくすることができ、接地雑音
および出力スイッチング時の消費電力を低減できる効果
がある。
【図１】本発明の第一実施例を示す回路図。
【図２】その動作を示すタイムチャート。
【図３】本発明第二実施例を示す回路図。
【図４】本発明第三実施例を示す回路図。
【図５】本発明第四実施例を示す回路図。
【図６】本発明第五実施例を示す回路図。
【図７】従来例を示す回路図。
１、１２、１３、１４ ショットキーダイオード ２、６、７、１１ 抵抗 ３、５ ＰＭＯＳトランジスタ ４、１６ ＮＭＯＳトランジスタ ８、１０ ショットキートランジスタ ９ バイポーラトランジスタ １５ 排他的論理和回路 ２０ 入力回路 ３０ 制御回路 ４０ 出力回路 ５０ エッジ検出回路 Ａ （インバータの）入力信号 Ｂ （インバータの）出力信号 Ｃ エッジ検出信号 ＧＮＤ 接地電位 ＩＮ 入力端子 ＯＵＴ 出力端子 ＶＣＣ 電源
Claims (3)
- 【請求項１】 電源と接地電位間に接続されたＣＭＯＳ
インバータを含む入力回路と、 電源と出力端子間に挿入された第一のバイポーラトラン
ジスタと、出力端子と接地電位間に挿入された第二のバ
イポーラトランジスタとを含む出力回路とを備えたＢｉ
ＣＭＯＳ回路において、 前記ＣＭＯＳインバータの入力信号および出力信号を入
力し入力信号および出力信号の立ち上りおよび立ち下り
を検出しエッジ検出信号を出力するエッジ検出回路を備
え、 前記出力回路は、前記出力回路に挿入され、前記エッジ
検出信号の入力により前記出力回路における電源から接
地電位に至る電流経路を遮断する貫通電流防止回路を含
むことを特徴とするＢｉＣＭＯＳ回路。 - 【請求項２】 前記エッジ検出回路は、２入力の排他的
論理和回路であり、前記貫通電流防止回路はＮチャネル
ＭＯＳトランジスタである請求項１記載のＢｉＣＭＯＳ
回路。 - 【請求項３】 前記第一のバイポーラトランジスタはＮ
ＰＮ形のバイポーラトランジスタであり、前記第二のバ
イポーラトランジスタはＮＰＮ形のショットキートラン
ジスタである請求項１または請求項２記載のＢｉＣＭＯ
Ｓ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4015421A JPH05211434A (ja) | 1992-01-30 | 1992-01-30 | ＢｉＣＭＯＳ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4015421A JPH05211434A (ja) | 1992-01-30 | 1992-01-30 | ＢｉＣＭＯＳ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05211434A true JPH05211434A (ja) | 1993-08-20 |
Family
ID=11888303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4015421A Pending JPH05211434A (ja) | 1992-01-30 | 1992-01-30 | ＢｉＣＭＯＳ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05211434A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0702456A3 (en) * | 1994-09-16 | 1996-11-13 | Symbios Logic Inc | Circuit and method for reducing consumption |
-
1992
- 1992-01-30 JP JP4015421A patent/JPH05211434A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0702456A3 (en) * | 1994-09-16 | 1996-11-13 | Symbios Logic Inc | Circuit and method for reducing consumption |
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