JPS6244574Y2 - - Google Patents
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- Publication number
- JPS6244574Y2 JPS6244574Y2 JP20233086U JP20233086U JPS6244574Y2 JP S6244574 Y2 JPS6244574 Y2 JP S6244574Y2 JP 20233086 U JP20233086 U JP 20233086U JP 20233086 U JP20233086 U JP 20233086U JP S6244574 Y2 JPS6244574 Y2 JP S6244574Y2
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- JP
- Japan
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- bias
- transistor
- output
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- transistors
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- 238000010586 diagram Methods 0.000 description 6
- 230000007423 decrease Effects 0.000 description 4
- 101000684181 Homo sapiens Selenoprotein P Proteins 0.000 description 1
- 102100023843 Selenoprotein P Human genes 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 229940119265 sepp Drugs 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 238000004804 winding Methods 0.000 description 1
Description
【考案の詳細な説明】
［産業上の利用分野］
この考案はオーデイオ機器のパワーアンプ等に
用いられるプツシユプル増幅回路に関するもので
ある。
用いられるプツシユプル増幅回路に関するもので
ある。
［考案の背景技術］
プツシユプル増幅回路の基本となるものはＡ
級、Ｂ級、コンプリメンタリー増幅回路である。
級、Ｂ級、コンプリメンタリー増幅回路である。
ここでＡ級のものは一対の出力トランジスタは
常に能動領域で動作し、遮断領域へ移行すること
がないので、スイツチング歪が生じない利点があ
るが、その反面バイアス電流を多く流す必要があ
り、熱損失が大きくなる欠点がある。
常に能動領域で動作し、遮断領域へ移行すること
がないので、スイツチング歪が生じない利点があ
るが、その反面バイアス電流を多く流す必要があ
り、熱損失が大きくなる欠点がある。
その反面Ｂ級のものはバイアス電流が少ないた
め熱損失は小さくなる利点はあるが、一対の出力
トランジスタを交互に切換えて動作させるため、
スイツチング歪が発生するという欠点がある。
め熱損失は小さくなる利点はあるが、一対の出力
トランジスタを交互に切換えて動作させるため、
スイツチング歪が発生するという欠点がある。
そこで本件と同一出願人はＡ級増幅回路の利点
であるスイツチング歪の発生を防止し、Ｂ級増幅
回路の効率を兼ね備えたプツシユプル増幅回路を
提案し特願昭53−17462号（特公昭60−23528号、
特許第1298399号）として出願した。
であるスイツチング歪の発生を防止し、Ｂ級増幅
回路の効率を兼ね備えたプツシユプル増幅回路を
提案し特願昭53−17462号（特公昭60−23528号、
特許第1298399号）として出願した。
第１図はその例を示したものであり、第１図に
おいて第１のNPN出力トランジスタQ1と第２の
PNP出力トランジスタQ2の両エミツタはそれぞ
れ抵抗R1を介して出力点OUTに共通接続され、
出力点OUTには負荷ＲLが接続される。トランジ
スタQ1，Q2の両ベース間にはそれぞれ出力点と
の間にエミツタ抵抗R3，R4を接続したドライバ
ートランジスタQ3，Q4のエミツタが接続され周
知のSEPP型増幅回路を構成している。
おいて第１のNPN出力トランジスタQ1と第２の
PNP出力トランジスタQ2の両エミツタはそれぞ
れ抵抗R1を介して出力点OUTに共通接続され、
出力点OUTには負荷ＲLが接続される。トランジ
スタQ1，Q2の両ベース間にはそれぞれ出力点と
の間にエミツタ抵抗R3，R4を接続したドライバ
ートランジスタQ3，Q4のエミツタが接続され周
知のSEPP型増幅回路を構成している。
次に可変バイアス発生回路について説明する。
上記ドライバートランジスタQ3とQ4の両ベース
間にはベースバイアス手段としてNPN型トラン
ジスタQ5（第３のバイアストランジスタ）、ダイ
オードD3，D4（基準バイアス発生手段）及び
PNP型トランジスタQ6（第４のバイアストラン
ジスタ）が順次接続され、ここに定電流源I1から
の電流が供給されると共に、入力トランジスタ
Q7により入力信号が印加される。又トランジス
タQ5とQ6のそれぞれのコレクタとベース間には
抵抗R5，R6接続され、さらにトランジスタQ5と
Q6のベースとエミツタ間にはトランジスタQ8
（第１バイアストランジスタ）とQ9（第２のバイ
アストランジスタ）のエミツタとベースが接続さ
れている。そしてそれぞれのトランジスタQ8，
Q9の各ベースはダイオードD1（第１の定電圧発
生手段）、D2（第２の定電圧発生手段）を介して
出力点OUTに接続され、かつ上記ダイオード
D1，D2には定電流源I2I3より定電流が供給される
よう構成している。
上記ドライバートランジスタQ3とQ4の両ベース
間にはベースバイアス手段としてNPN型トラン
ジスタQ5（第３のバイアストランジスタ）、ダイ
オードD3，D4（基準バイアス発生手段）及び
PNP型トランジスタQ6（第４のバイアストラン
ジスタ）が順次接続され、ここに定電流源I1から
の電流が供給されると共に、入力トランジスタ
Q7により入力信号が印加される。又トランジス
タQ5とQ6のそれぞれのコレクタとベース間には
抵抗R5，R6接続され、さらにトランジスタQ5と
Q6のベースとエミツタ間にはトランジスタQ8
（第１バイアストランジスタ）とQ9（第２のバイ
アストランジスタ）のエミツタとベースが接続さ
れている。そしてそれぞれのトランジスタQ8，
Q9の各ベースはダイオードD1（第１の定電圧発
生手段）、D2（第２の定電圧発生手段）を介して
出力点OUTに接続され、かつ上記ダイオード
D1，D2には定電流源I2I3より定電流が供給される
よう構成している。
上記した第１図において、無信号時においては
Ｘ−Ｙ間の電位とＺ−Ｙ間の電位は等しい。即
ち、Ｘ＝Ｚの電位関係にある。そして入力端子
INに正の半サイクル信号が印加され出力点OUT
がその入力条件により正側に遷移すると、出力ト
ランジスタQ1に電流が流れてＺ−Ｙ間の電圧が
増加する。このときトランジスタQ8の動作点は
第２図のＡ点からＢ点に移行して電流i2が流れ始
めるため、Ｘ−Ｙ間の電圧（バイアス電圧）＝Ｚ
〜Ｙ間の電圧（R1の両端電圧増加分を含んだも
の）が保たれる。即ち、Ｘ＝Ｚの関係が保たれ、
PNP型出力トランジスタQ2は能動領域の状態を
保ち続け、これによりスイツチング歪の発生を防
ぐことができる。
Ｘ−Ｙ間の電位とＺ−Ｙ間の電位は等しい。即
ち、Ｘ＝Ｚの電位関係にある。そして入力端子
INに正の半サイクル信号が印加され出力点OUT
がその入力条件により正側に遷移すると、出力ト
ランジスタQ1に電流が流れてＺ−Ｙ間の電圧が
増加する。このときトランジスタQ8の動作点は
第２図のＡ点からＢ点に移行して電流i2が流れ始
めるため、Ｘ−Ｙ間の電圧（バイアス電圧）＝Ｚ
〜Ｙ間の電圧（R1の両端電圧増加分を含んだも
の）が保たれる。即ち、Ｘ＝Ｚの関係が保たれ、
PNP型出力トランジスタQ2は能動領域の状態を
保ち続け、これによりスイツチング歪の発生を防
ぐことができる。
［考案が解決しようとする問題点］
しかるに上記したＺ＝Ｘの関係、即ち（Ｚ〜Ｙ
間電圧）＝（Ｘ〜Ｙ間電圧）の関係は大出力になる
に従い（Ｚ〜Ｙ間電圧）≧（Ｘ〜Ｙ間電圧）とな
り、PNP型出力トランジスタQ2の動作点は徐々
に能動領域から遮断領域に移行し始める。即ち、
第３図に示すように出力トランジスタQ1，Q2の
エミツタ電流波形が点線で示すようにカツトオフ
領域に落ち始める。
間電圧）＝（Ｘ〜Ｙ間電圧）の関係は大出力になる
に従い（Ｚ〜Ｙ間電圧）≧（Ｘ〜Ｙ間電圧）とな
り、PNP型出力トランジスタQ2の動作点は徐々
に能動領域から遮断領域に移行し始める。即ち、
第３図に示すように出力トランジスタQ1，Q2の
エミツタ電流波形が点線で示すようにカツトオフ
領域に落ち始める。
これは第１図において大出力時に抵抗R1に立
つ電圧を△V1、検出抵抗R5に立つ電圧を△V5、
トランジスタQ1，Q3，Q5のそれぞれのベース・
エミツタ間電圧をＶBE1，ＶBE3，ＶBE5、ダイオ
ードD3の両端電圧をＶf3とすると、通常△V1＝△
V5であるから、 △V1＋ＶBE1＋ＶBE3＝Ｖf3＋ＶBE5＋△V5 …(1) が成り立つているのに対して、大出力時になると
トランジスタQ8のコレクタ電流i2が増加する反
面、トランジスタQ5のコレクタ電流i1はｉ＝i1＋
i2のため減少してくる。よつてＶBE5が△ＶBE5少
なくなり、上記(1)式は △V1＋ＶBE1＋ＶBE3 ≧Ｖf3＋ＶBE5＋△V5−△ＶBE5 …(2) となつてくるためである。
つ電圧を△V1、検出抵抗R5に立つ電圧を△V5、
トランジスタQ1，Q3，Q5のそれぞれのベース・
エミツタ間電圧をＶBE1，ＶBE3，ＶBE5、ダイオ
ードD3の両端電圧をＶf3とすると、通常△V1＝△
V5であるから、 △V1＋ＶBE1＋ＶBE3＝Ｖf3＋ＶBE5＋△V5 …(1) が成り立つているのに対して、大出力時になると
トランジスタQ8のコレクタ電流i2が増加する反
面、トランジスタQ5のコレクタ電流i1はｉ＝i1＋
i2のため減少してくる。よつてＶBE5が△ＶBE5少
なくなり、上記(1)式は △V1＋ＶBE1＋ＶBE3 ≧Ｖf3＋ＶBE5＋△V5−△ＶBE5 …(2) となつてくるためである。
この減少を防ぐためには出力トランジスタ
Q1，Q2のアイドル電流をある程度多く流してお
くことで解決できるが、この様な手段では熱損失
が多くなり、得策ではない。
Q1，Q2のアイドル電流をある程度多く流してお
くことで解決できるが、この様な手段では熱損失
が多くなり、得策ではない。
［問題点を解決するための手段］
従つてこの考案においては、出力トランジスタ
に電流を供給する電源供給端子における電圧変動
成分を可変バイアス発生回路に印加させることで
大出力時におけるバイアス量の不足を補うように
したものである。
に電流を供給する電源供給端子における電圧変動
成分を可変バイアス発生回路に印加させることで
大出力時におけるバイアス量の不足を補うように
したものである。
［考案の実施例］
以下第４図に示すこの考案の実施例について説
明する。この第４図中、第１図と同一符号は同一
部分を示すため、その説明は省略し、破線で囲ま
れた新たに加わつた部分について説明を加える。
明する。この第４図中、第１図と同一符号は同一
部分を示すため、その説明は省略し、破線で囲ま
れた新たに加わつた部分について説明を加える。
即ち、第１、第２の出力トランジスタQ1，Q2
に電流を供給する電源端子＋B1，−B1には第１及
び第２の抵抗R7，R8のそれぞれ一端が接続され
ており、それらの他端は第１及び第２のバイアス
トランジスタQ8，Q9のベースに接続されてい
る。またダイオードD1，D2と並列に第３及び第
４の抵抗R9，R10がそれぞれ接続されており、こ
れら第１〜第４の抵抗R7〜R10により大出力時に
おけるバイアス量の補償を行なうバイアス補償回
路を構成している。
に電流を供給する電源端子＋B1，−B1には第１及
び第２の抵抗R7，R8のそれぞれ一端が接続され
ており、それらの他端は第１及び第２のバイアス
トランジスタQ8，Q9のベースに接続されてい
る。またダイオードD1，D2と並列に第３及び第
４の抵抗R9，R10がそれぞれ接続されており、こ
れら第１〜第４の抵抗R7〜R10により大出力時に
おけるバイアス量の補償を行なうバイアス補償回
路を構成している。
上記電源供給端子＋B1及び−B1の出力電圧は
第５図に示すようにトランス巻線（図示せず）等
の抵抗成分により出力トランジスタへの流入電流
量に応じて電圧変動を起こす。その変動分は上記
抵抗R7及びR8によつてトランジスタQ8及びQ9の
ベースに与えられる。従つて大出力時においては
抵抗R7，R8を介してそれぞれのトランジスタ
Q8，Q9のベース電位をより低下させるよう作用
する。これは大出力時の△V5を、△V1＜△V5＋
△V5′とし、ＶBE5の減少分を補償するように動作
する。
第５図に示すようにトランス巻線（図示せず）等
の抵抗成分により出力トランジスタへの流入電流
量に応じて電圧変動を起こす。その変動分は上記
抵抗R7及びR8によつてトランジスタQ8及びQ9の
ベースに与えられる。従つて大出力時においては
抵抗R7，R8を介してそれぞれのトランジスタ
Q8，Q9のベース電位をより低下させるよう作用
する。これは大出力時の△V5を、△V1＜△V5＋
△V5′とし、ＶBE5の減少分を補償するように動作
する。
又ダイオードD1，D2に抵抗R9，R10を並列接続
しているため、ダイオードD1，D2の立ち上がり
を第６図に示すように補正するよう動作する。即
ち、第６図においてダイオードD1は通常Ｃで示
す動作点にあるものを、大出力時においては実質
的にＥ点に移り、その結果トランジスタQ8のコ
レクタ電流i2をより増大させるという作用が生じ
る。
しているため、ダイオードD1，D2の立ち上がり
を第６図に示すように補正するよう動作する。即
ち、第６図においてダイオードD1は通常Ｃで示
す動作点にあるものを、大出力時においては実質
的にＥ点に移り、その結果トランジスタQ8のコ
レクタ電流i2をより増大させるという作用が生じ
る。
これらの回路構成により、上記(2)式、或いは大
出力時においても △V1＋ＶBE1＋ＶBE3＝Ｖf3＋ＶBE5 ＋△V5−△ＶBE5＋△V5 …(3) の関係が保たれる。換言すれば常にＺ＝Ｘであ
り、PNP及びNPNの各出力トランジスタは常に
能動状態を保ち続けることができる。
出力時においても △V1＋ＶBE1＋ＶBE3＝Ｖf3＋ＶBE5 ＋△V5−△ＶBE5＋△V5 …(3) の関係が保たれる。換言すれば常にＺ＝Ｘであ
り、PNP及びNPNの各出力トランジスタは常に
能動状態を保ち続けることができる。
［考案の効果］
以上の説明で明らかなとおり、この考案のプツ
シユプル増幅回路は小出力から大出力にわたつて
スイツチング歪を発生させることがなく、しかも
極めて少ない熱損失で動作させることが可能であ
り、可変バイアス手段を備えたこの種の増幅器の
安定な動作を保障することができる。
シユプル増幅回路は小出力から大出力にわたつて
スイツチング歪を発生させることがなく、しかも
極めて少ない熱損失で動作させることが可能であ
り、可変バイアス手段を備えたこの種の増幅器の
安定な動作を保障することができる。
第１図は可変バイアス手段を備えたプツシユプ
ル増幅回路の一例を示す結線図、第２図はトラン
ジスタの動作特性図、第３図は出力トランジスタ
のエミツタ電流波形図、第４図はこの考案の実施
例を示た結線図、第５図は電源供給端子の電圧変
動特性図、第６図はダイオードの動作特性図であ
る。 Q1，Q2……出力トランジスタ、Q5，Q6，Q8，
Q9……バイアストランジスタ、R1〜R10……抵
抗、D1〜D4……ダイオード、＋B1，−B1……電源
供給端子。
ル増幅回路の一例を示す結線図、第２図はトラン
ジスタの動作特性図、第３図は出力トランジスタ
のエミツタ電流波形図、第４図はこの考案の実施
例を示た結線図、第５図は電源供給端子の電圧変
動特性図、第６図はダイオードの動作特性図であ
る。 Q1，Q2……出力トランジスタ、Q5，Q6，Q8，
Q9……バイアストランジスタ、R1〜R10……抵
抗、D1〜D4……ダイオード、＋B1，−B1……電源
供給端子。
Claims (1)
- 【実用新案登録請求の範囲】 エミツタがそれぞれ抵抗を介して出力点にて共
通接続される第１及び第２の出力トランジスタ
Q1，Q2と、該第１及び第２の出力トランジスタ
のベース間に接続された可変バイアス発生回路を
有してプツシユプル動作するものにおいて、上記
第１、第２の出力トランジスタに電流を供給する
それぞれの電源供給端子における電圧変動分を上
記可変バイアス発生回路に印加させることで、増
幅回路の大出力時におけるバイアス量の不足を補
うようにしたバイアス補正回路を備えたプツシユ
プル増幅回路であつて、 上記可変バイアス発生回路は、上記出力点に対
し一定電圧を発生する第１及び第２の定電圧発生
手段D1，D2と、上記第１の出力トランジスタの
ベースにエミツタが抵抗を介して接続され上記第
１の定電圧発生手段にベースが接続される第１の
バイアストランジスタQ8と、上記第２の出力ト
ランジスタのベースにエミツタが抵抗を介して接
続され上記第２の定電圧発生回路にベースが接続
される第２のバイアストランジスタQ9と、上記
第１の出力トランジスタのベースにコレクタが接
続され上記第１のバイアストランジスタのエミツ
タにベースが接続され上記第１のバイアストラン
ジスタのコレクタにエミツタが接続された第３の
バイアストランジスタQ5と、上記第２の出力ト
ランジスタのベースにコレクタが接続され上記第
２のバイアストランジスタのエミツタにベースが
接続され上記第２のバイアストランジスタのコレ
クタにエミツタが接続された第４のバイアストラ
ンジスタQ6と、上記第３及び第４のバイアスト
ランジスタのエミツタ間に接続された基準バイア
ス手段D3，D4とを備え、 上記バイアス補正回路は、上記第１及び第２の
出力トランジスタに電流を供給する電流供給端子
と上記第１及び第２のバイアストランジスタのベ
ースとの間にそれぞれ接続された第１及び第２の
抵抗R7，R8と、上記第１及び第２の定電圧発生
手段に並列接続された第３及び第４の抵抗R9，
R10とを備えたことを特徴とするプツシユプル増
幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20233086U JPS6244574Y2 (ja) | 1986-12-24 | 1986-12-24 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20233086U JPS6244574Y2 (ja) | 1986-12-24 | 1986-12-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62121822U JPS62121822U (ja) | 1987-08-03 |
| JPS6244574Y2 true JPS6244574Y2 (ja) | 1987-11-26 |
Family
ID=31166607
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20233086U Expired JPS6244574Y2 (ja) | 1986-12-24 | 1986-12-24 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6244574Y2 (ja) |
-
1986
- 1986-12-24 JP JP20233086U patent/JPS6244574Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62121822U (ja) | 1987-08-03 |
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