JPH02218211A - ラッチ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 この発明は、全般的にラッチ及びフリップフロップに関
する。更に具体的に云えば、準安定状態を抑圧並びに補
償することができるフリップフロップに関づる。

従来の技術及び問題点 フリップ７０ツブは、異なる周波数で動作する信号を局
部クロックに同期させる為に、システム設計技術者によ
って屡々使われている。然し、信号が局部クロックに対
して非同期的であるから、フリップフロップに関連する
セットアツプ及び保持時間の仕様に違反することは確実
である。セットアツプ及び保持時間に違反すると、フリ
ップフロップの出力応答は不確実である。出力は、ディ
ジタル論理装置の出力が、論理レベル１又は論理レベル
Ｏにない期間と定義する「準安定」状態をとることがあ
り、論理レベルＯ及び論理レベル１の間の出力レベルに
来る。異なる論理レベルに対応する電圧範囲が、装置の
製造業者によって特定されている。例えばバイポーラＴ
ＴＬ技術では、準安定状態は０．８ボルトと２．０ボル
トの間にあることがある。

フリップフロップに入力される信号が、局部クロック・
パルスの作用する縁と同時に、一方のレベルから他方の
レベルに切換りつつある時、準安定の問題が起こり、フ
リップフロップのラッチ部分が中間の電圧レベルにラッ
チされる原因になる。

クロック作用を受けている間に、入力データが変りつつ
あるから、出力が準安定状態に「ハングアップ」しない
間、システム設計技術者はフリップフロップが今の場合
は高又は低の論理レベルの何れに行くのか分からない。

セットアツプ及び保持に違反しているのであるから、ど
ちらのレベルも有効ではない。その為、この場合の実際
の結果は問題にならない。最終的には、フリップフロッ
プの出力は有効な論理レベルで安定するが、フリップフ
ロップの後に続く論理回路は、遅延の仕様（フロップ・
パルスから有効な出力までの定められた期間）が満され
ることをＩＩａ提としている。準安定出力はこの論理回
路を故障させる原因になり得る。従って、非同期データ
・ストリームを同期させる為に使われるノリツブフロッ
プの準安定特性はシステム全体の信頼性に影響を及ぼす
ことがある。

この為、準安定出力状態を補正するフリップフロップに
対する要望がある。

問題点を解決する為の手段及び作用 この発明では、フリップフロップが、準安定現象の発生
を抑圧すると共に、それを有効に補償する。簡単に云う
と、この発明では、フリップフロップが、信号を受取る
入力と、何れも入力信号に応答して所望のコレクタ出力
電圧を発生する第１及び第２の交差結合されたトランジ
スタと、交差結合されたトランジスタが同時に導電する
ことに応答して、出力を所望の出力電位にクランプする
手段とを有する。好ましい実施例では、この手段は、交
差結合されたトランジスタのクランプ作用を確実にする
為に、出力に結合された出力負荷トランジスタで構成す
ることができる。別の実施例では、こう云うトランジス
タはショットキー・トランジスタであってよい。

この発明に出力グリッチ除去又は抑圧回路を追加して、
その有利な作用を高めることができる。

この発明並びにその利点が更によく理解される様に、次
に図面を参照しながら実施例について説明する。

実　　施　　例 この発明の好ましい実施例は第１図乃至第５図を参照ず
れば最もよく理解されよう。図面全体に亘り、同様な部
分には同じ参照数字を用いている。

第１図は非同期データ・ストリームを同期させる為に、
Ｄフリップフロップを使うことを示している。１〕ノリ
ツブフロツプ１０のデータ人力１１が非同期データ・ス
トリーム１２を受取る。システム・クロック１４の出力
もＤスリップフロップ１０のクロック人力１５に入る。

同期した出力データｔ　　１６が出力１７から伝達され
る。

動作について説明すると、Ｄフリップフロップ１０の出
力１６は、クロック・パルスの初めに於ける非同期デー
タ・ストリームの値に等しい。云換えれば、Ｄノリツブ
フロップ１ｏは、システム・タロツク速度で標本化され
た非同期データ・ストリーム１２に等しい同期出力デー
タ１６を出力する。Ｄフリップフロップ１０の出力は、
りａツク・パルスの有効な縁から特定された遅延時間後
に有効である。

第２ａ図及び第２ｂ図には準安定性の問題が示されてい
る。準安定性の問題は、２つの論理レベルの間で変化す
る非同期データ・ストリーム１２がシステム・クロック
１４の有効な縁に対するセットアツプ又は保持時間の拘
束を満さない時に起こる。第２ａ図に示す場合、データ
・ストリームは論理低から論理高への変化をしつつある
。陰影を施した領域１８は、非同期データ・ストリーム
１２が有効な論理レベルに落着いでいない期間を表わす
。有効な出力を保証する為には、セットアツプ時間２０
及び保持時間２２の条件で表わされる期間゛の間、入力
データが有効な論理レベルで安定でな【プればならない
。セットアツプ時間の条件２０は、クロック・パルス２
４の有効な縁より前の、入力データがその間有効な論理
レベルで安定であるべき時間を表わづ。保持時間２２は
、クロック・パルス２４の有効な縁の後、人力データが
その間安定に止まっていなければならない期間を表わす
。

入力データがセットアツプ及び保持時間２０゜２２の間
、安定でないと、出力１６の値が不確実になる。出力１
６は論理高の値にロックしたり、或いは論理低の値にロ
ックすることがあるが、論理高でも論理低でもない準安
定領域内の電圧に「ハングアップコすることがある。セ
ットアツプ及び保持条件２０．２２が満されている様な
状態では、伝搬遅延時間２６の後に有効な出力が現われ
る。然し、出力が準安定領域でハングアップすると、出
力１６が有効な論理レベルをとる前に、追加の準安定遅
延時間２８が必要になる。非同期データ・ストリーム１
２は、論理レベルの間の点で標本化されるから、論理高
の出力も論理低の出力も有効である。準安定遅延時間特
性は、大抵の場合に、その間に大抵の準安定信号が高又
は低の論理レベルにロックする時間を表わすが、準安定
遅延時間２８より長い期間の間、出力がハングアップす
る可能性もある。

第２ｂ図は、論理高から論理低へ変化する間、セットア
ツプ及び保持条件に違反する信号を示す。

この場合も、セットアツプ時間条件２０及び保持時間条
件２２を満さないと、出力１６は準安定領域に入ること
がある。大抵の場合、出力１６は、伝搬遅延時間２６及
び準安定遅延時間２８と示す時間内に、論理高又は論理
低レベルの何れかにロックする。

第３図は従来開発されたフリップフロップ回路３０を示
す。人力１１が、二叉人力部分３１に接続され、これが
反転入力３２及び非反転入力３４を発生し、それらがマ
スク・ラッチ部分３５に接続される。非反転入力３４が
第１のダイオード３６の陰極に接続される。第１のダイ
オード３６の陽極が第１のトランジスタ４０のベース３
８と抵抗４２とに接続される。抵抗４２の他方の導線が
プルアップ抵抗４４、第２のトランジスタ４８のコレク
タ４６及び非反転出力５０に接続される。

プルアップ抵抗４４の他方の導線が電源電圧■。０５２
に接続されている。

反転入力３２が第２のダイオード５４の陰極に接続され
る。第２のダイオード５４の陽極が第２のトランジスタ
４８のベース５６及び抵抗５８に接続される。抵抗５８
の他方の導線が１〜ランジスタ４０のコレクタ６０、プ
ルアップ抵抗６２及び反転出力６４に接続される。プル
アップ抵抗６２の他方の導線がＮ１１ｌｉ電圧Ｖ。Ｃ５
２に接続されている。

トランジスタ４０．４８の夫々のエミッタ６６゜６８が
反転クロック７ｏに接続される。これはシステム・クロ
ック１５の反転信号である。非反転出力５０及び反転出
力６４がスレーブ・ラッチ出力部分７２に接続される。

システム・クロック１５は、システム・クロックの有効
な縁に応答して立）りを発生する為に反転される。この
立下りが有効な縁となる様にフリップフロップが設計さ
れている場合、この反転は不必要である。

マスク部分３５は、クロック・パルスの時点で反転及び
非反転入力３２．３４の値をロックするラッチ回路を構
成する。

スレーブ出力部分７２は、出力５０．６４を有効な状態
にラッチすることにより、反転クロック７０が高状態に
ある時、虚偽の出力が発生・しない様にする。スレーブ
出力部分は２つのナンド・ゲートを用いて構成すること
ができる。その各々は他方の出力を一方の入力とする。

他方の入力はマスク部分３５の出力５０．６４が供給さ
れる。

抵抗の組合せ４２と４４、及び５８と６２は、電源電圧
を所望の比に分割する様な割合になっている。抵抗４２
．５８は、コレクタ４６．６０が電流を通さない程大き
くずべきではない。

正常の動作状態で、セット・アップ及び保持時間の条件
が満されている時、非同期データ・ストリーム１１から
の入力が反転入力３２及び非反転入力３４に部分される
。例として入力が論理１の値を持つと仮定すると、非反
転入力３４は論理高電圧であり、反転入力３２は論理低
電圧である。

従って、第１の１−ランジスタ４０のベース３８の電圧
は第２のトランジスタ４８のベース５６の電圧より実質
的に高い。反転クロック信号７０が高から低電圧に変化
すると、第１のトランジスタ４０は、ベース３８と反転
クロック信号７０の間の電圧の差が例えば０．７ボルト
のベース・エミッ９閾値電圧■ｂ８を越える時にターン
オンする。従って、ベース３８が３．８ボルトであると
、反転クロック７０が３．１ボルトの電圧である時に、
トランジスタ４０がターンオンする。トランジスタ４０
がコレクタ６０からエミッタ６６まで導電し、トランジ
スタ４８のベース５６に電流を通さない様にする。この
為、第１のトランジスタ４０が導電している間、第２の
トランジスタ４８はターンオンすることができない。

システム・クロック信号１４の有効な縁の間、非同期デ
ータ・ストリームが変化しつつある時、準安定性の問題
が起こる。反転入力３２及び非反転入力３４が、反転ク
ロック信号７０が減少しつつある時に、同じ電圧を持つ
と、トランジスタ４０．４８の両方が同時にターンオン
することが起こり得る。例えば、ベース３８．５６が共
に、まさに反転クロック信号７０が１．１ボルトである
時刻に、１．８ボルトの電圧を持つと、両方のトランジ
スタが同時に導電する。どちらの１〜ランジスタも他方
をターンオフすることができないから反転出力６４及び
非反転出力５０も同じ値を持ち、準安定出力になる。シ
ステムが一方の線の雑音の協動を受１プるまで、トラン
ジスタ４０．４８はオン状態に止まる。この協動を受り
た時、一方のトランジスタが他方よりも一層強く導電を
開始し、最後には他方のトランジスタをターンオフする
程の電流をこの他方のトランジスタから取出す。

この発明はマスク部分で起こる準安定状態がスレーブ部
分に影響しない様にする。この発明は、第３図に示した
従来のラッチについて次に述べる様な考えの例から更に
よく理解されよう。Δ■１゜を、Δ［）＝　ｌ　１）−
Ｄ　ｌ≧Ｖ丁では、有効な切換えが行なわれる様な、即
ち準安定状態のない様な、Ｄ及びＤの間の電圧の差と定
義する。この状態では、準安定状態が存在せず、従って
、マスクの挙動は正常であり、有効なデータがクロック
作用で入り、フリップフロップの出力にも現れる。Ｄ−
Ｄ１即ち（ΔＤ−０）であって、マスク・ラッチがクロ
ック作用を受けると、トランジスタ４０゜４８が同時に
導電する。ラッチが対称的であり、トランジスタ４０．
７１８が釣合っているから、両方が通す電流は同じであ
る。従って、トランジスタ４０．４８の］レクタは同じ
時刻に下がる。この平衡の為、両方のトランジスタは飽
和せず、トランジスタ４０．４８のコレクタは成る等し
い電位にとどまる。雑音がこの電位を変化させ、トラン
ジスタ４０，４．８のコレクタを成る電圧範囲に亘って
反対の位相で上昇並びにＦ降させ、最終的には有効な状
態に入る様にすることがある。

この状態では２つの問題が起こり得る。第一に、トラン
ジスタ４０．４８のコレクタが、スレーブ・ラッチの閾
値電圧レベルの範囲の近くに下がると、スレーブ・ラッ
チで準安定状態が起こる可能性があり、それがフリップ
フロップの出力に現われる。第二に、トランジスタ４０
．４８が、クロックが低である間に成る同じ電位にとど
まると、トランジスタ４０．４８は、能動動作領域にあ
る。

Ｄ及びＤの雑音により、マスク・ラッチの不規則な切換
えが起こることがあり、振動が起こる。そう云うことが
起こると、フリップフロップの準安定回復時間が大幅に
延びる。トランジスタ４０゜４８が能動状態にとどまる
時間の長さは変動し、ＣＬＫ　　７０が低にとどまる合
計時間の長さ位に長くなることがある。レットアラ１及
び保持時間に違反する問題を避けることはできないが、
スレーブ部分に影響を与えずにマスクが準安定になれば
、利用者は有効なデータを受取り、システムに関する限
りは、準安定性の為に起こるやっかいな問題が解決され
る。

第４図にはフリップフロップが準安定状態にとどまるこ
とを防止するこの発明のフリップフロップのマスク部分
が示されている。この発明のマスク部分７４は、第３図
について前に説明したＤフリップフロップ３０のマスタ
部分３５と同様な構成を持っており、トランジスタ４０
．４８の出力と抵抗１００．１０２の間にトランジスタ
７６゜７８が追加されている。図示の様に、トランジス
タ７６のエミッタがトランジスタ４８の］レクタ及びト
ランジスタ７８のベースに接続されている。

トランジスタ７６のコレクタがＱ出力１である。

トランジスタ７８のエミッタがトランジスタ４０のコレ
クタ及びトランジスタ７６のベースに接続されている。

トランジスタ７８のコレクタがＱ出力２である。ｈラン
ジスタフ６．７８の夫々のベースがプルアップ抵抗１０
０．１０２を介して電源電圧Ｖｃｏ５２に接続されてい
る。

この実施例では、振動の問題が次に述べる様に是正され
る。Ｄ＝Ｄ、即ち（ΔＤ＝０）であれば、公知の様にト
ランジスタ４．０．４８のコレクタは一緒に下がる。然
し、この発明では、トランジスタ４０．４８は両方共飽
和し、そのベースを同じ電圧レベルにクランプする。ト
ランジスタ４０゜４８の］レクタが同じ電位にあるから
、７６又は７８の両端に■ｂｏが発生されることがなく
、７６及び７８はオフにとどまる。これが出力１及び出
力２を一定の値に保つ。トランジスタ４０及び４８のベ
ースに雑音が存在すると、トランジスタ４０及び４８が
クランプされる為に、振動は起こり得ない。これが第３
図の浮動ラッチに比べた主な利点である。出力１及び出
力２の電圧が等しく、分圧器４４と４２．６２と５８に
よって設定されることに注意されたい。出力１及び出力
２の電圧がスレーブ・ラッチに影響しない様に抵抗を選
べば、フリップフロップの出力は固定されたままである
。ΔＤ＝　ｌ　Ｄ−Ｄ　Ｉ≧Ｖ丁であれば、準安定に対
して許容性を持つラッチが正常に動作し、普通の浮動ラ
ッチと同じ様に、出力には有効なデータが現われること
に注意されたい。

これは、２つの正常な動作状態、即ち、ΔＤ＝Ｄ−Ｄ　
Ｉ≧ＶＴ及びΔＤ＝Ｏの時のこの発明のラッチの動作の
説明である。準安定状態を起こすことが分かっているも
う１つの状態は、Δ＝ｌＤＤＩ≦Ｖ、弓ΔＤ≠Ｏの時で
ある。再び第４図について説明すると、Ｄ　ｈ＜　Ｄよ
りも成る小さい電位だけ高いと、トランジスタ４０はト
ランジスタ４８よりも早くターンオンを開始し、トラン
ジスタ４０のコレクタはトランジスタ４８よりも一層早
く下がる。これによって１〜ランジスタフ６がオフにと
どまり、出力１電圧は抵抗４２．４４によって決定され
た電位に止まる。トランジスタ７６がオフＣあるから、
トランジスタ４８のコレクタからトランジスタ７６と１
〜ランジスタ４０のベースを通るフィードバック通路が
切れ、ラッチの振動は起こり得ない。これは成る小さな
電位だけ、Ｄ≧Ｄになるときも云えることである。

ΔＤ≦ＶＴ、ΔＤ≠０である場合、次のことを考えられ
たい。Ｄが成る小さな電位だけＤより大きいとする。前
と同じく、トランジスタ４０のコレクタはトランジスタ
４８よりも先に下がり、こうしてトランジスタ７６をオ
フ状態に保つ。トランジスタ４０の］レクタをトランジ
スタ４８のコレクタよりら■ゎ。たり下げるのに丁度十
分な分たり、ＤがＤより大きく、トランジスタ７８をタ
ーンオンする傾向を持つ時、問題が起こる。これによっ
て出力２も下がり始める。然し、ＤがＤより丁度この分
だけ大きくなりれば、トランジスタ４８はターンオンを
開始し、トランジスタ７８をターンオフし、それによっ
て出力２が再び上昇する原因になる。簡単に云えば、グ
リッチが発生される。グリッチの最小値がΔＤによって
決定される。

グリッチは追加した回路によって除去することができる
ことを示すことができる。このグリッチを除去すること
ができれば、スレーブ・ラッチの「目」から見ると、こ
れはマスクが準安定にならなかったのと同じ効果であり
、出力には準安定状態が発生しない。このグリッチを除
去する為、第５図の回路を用いることができる。第５図
に示すグリッチ除去回路は、マスク部分７４の夫々の出
力５０．６４と、スレーブ部分７２の夫々の人力８０．
８２の間に接続することができる。グリッチ除去回路７
９がオア・ゲート９２を持ち、これがマスタ部分７４の
Ｑ出力を受取る１つの入力と、Ｑ出力５０に直列接続さ
れた、インバータの様な遅延素子８８．９０を有する別
の入力とを持っている。同様に、マスタ部分７４のＱ出
力６４とスレーブ部分７２の入力８２との間にオア・ゲ
ート１０４が接続され、これは一方の入力に遅延素子８
８．９０が接続され、他方の入力はＱ出力６４に直結に
なっている。

この発明のマスク部分７４がエミッタ結合の交差ラッチ
である場合を示したが、この発明は準安定出力を招く様
な平衡状態をとり得る任意の形式のラッチでも作用する
。

発明の技術的な利点 以上、準安定状態の発生を防止すると共にそれを補正Ｊ
るフリップフロップ回路の構成を説明した。ここで説明
した装置の技術的な利点は、有効でない準安定状態がフ
リップフロップの出力に伝搬するのを防止することがで
きることである。この為、次の有効なりロック信号まで
、フリップフロップは定常状態を保つことができる。

この発明の別の技術的な利点は、準安定が発生している
間、マスクの出力段を、マスタースレーブ形フリップフ
ロップのスレーブ部分に影響を与えない様な電圧レベル
にクランプすることができることである。

それに伴うもう１つの利点は、準安定状態が発生してし
、成る一定の期間後、イ１効な出力を保証することがで
きることである。

この発明はＴＴＬ、ＥＣＬ、ＭＯＳ、ＣＭＯ３及びその
他の技術を含めてあらゆる形式のフリップフロップに用
いることができ、Ｒ−Ｓフリップフロップの様な他の形
式のノリツブフロップにも用いることができる。

この発明をフリップフロップについて説明したが、デー
タの値をロックする為にラッチを用いる任意の回路は準
安定性の問題がある。メモリ・セル、フリップフロップ
、レジスタ、個別部品のラッチ及びその他の装置は、何
れも準安定性の問題があって、この発明の利点を活用す
ることができる。

この発明の好ましい実施例を詳しく説明したが、特許請
求の範囲によって定められたこの発明の範囲内で、種々
の変更を加えることができることを承知されたい。

以上の説明に関連して更に下記の項を開示する。

（１）　　スレーブ・ノリツブフロップ回路に結合され
るマスタ・フリップフロップ回路に於いて、信号を受取
る入力と、何れも前記入力信号に応答して所望の出力を
発生する第１及び第２の交差績合されたトランジスタと
、該第１及び第２のトランジスタの出力に結合されてい
で、前記出力に存在する準安定状態が前記スレーブ・フ
リップフロツノ回路に伝搬するのを防止する手段とを有
するマスク・ノリツブフロップ回路。

（２）　　（，１）項に記載したマスク・ノリツブフロ
ップ回路に於いて、出力に存在するグリッチを抑圧する
手段を有するマスタ・フリップフロップ回路。

（３）　　（２）項に記載したマスタ・フリップフロッ
プ回路に於いて、グリッチを抑圧づる手段が、マスタ・
フリップフロップの出力とスレーブ・フリップフロップ
の入力の間に結合された第１及び第２の抑圧回路を有し
、各々の回路はゲートを有し、該ゲートは、少なくとも
１つのインバータ及びマスタ・フリップフロップの出力
の間に結合された第１の入力及びマスタ・フリップフロ
ップの出力に結合された第２の入力を有するマスク・ノ
リツブフロップ回路。

（４）　　（ｉ号を受取る入力と、何れも入力信号に応
答して所望の出力を発生する第１及び第２の交差結合さ
れたトランジスタと、交差結合されたトランジスタが同
時に導電することに応答して前記出力を出力電位にクラ
ンプする手段とを有づるマスタ・フリップフロップ回路
。

（５）　　（４）項に記載したフリップフロップに於い
て、前記出力に結合されていて、所望の出力電位を設定
する第１及び第２の分圧回路を有するフリップフロップ
。

（６）　　（５）項に記載したフリップフロップに於い
て、所望の出力電位がスレーブ・フリップフロップ回路
を作動するのに必要な最小閾値電位より大きいフリップ
７０ツブ。

（７）　　（４）項に記載したフリップ７０ツブに於い
て、第１及び第２の交差結合されたトランジスタがバイ
ポーラ・トランジスタであるフリップフロップ。

（８）　　（４）項に記載したフリップフロップに於い
て、前記手段が、何れも交差結合されたトランジスタの
出力に結合されている第１及び第２の負荷１−ランジス
タであるフリップフロップ。

（９）　　（４）項に記載したフリップフロップに於い
て、第１及び第２の交差結合されたトランジスタが電界
効果１−ランジスタであるノリツブフロップ。

（１０）信号を受取る入力と、何れも入力信号に応答し
て所望の出力を発生する第１及び第２の交差結合された
１〜ランジスタと、該トランジスタが同じ人力信号を持
つことに応答して、交差結合されたトランジスタを非導
電状態にする手段とを有するフリップフロップ回路。

（１１）　　（１０）項に記載したフリップフロップ回
路に於いで、前記手段が、何れも交差結合されたトラン
ジスタの出力に結合された第１及び第２の負荷トランジ
スタであるフリップフロップ回路。

（１２）　　（１１）項に記載したフリップフロップ回
路に於いて、交差結合されたトランジスタがシミツトキ
ー・トランジスタであるフリップフロップ回路。

（１３）　　（１２）項に記載したフリップフ［１ツブ
回路に於いて、第１及び第２の負荷トランジスタがショ
ットキー・トランジスタであるノリツブフロップ回路。

（１，１１）　　（１１）項に記載したフリップフロッ
プ回路に於いて、負荷トランジスタが電界効果トランジ
スタであるフリップフロップ回路。

（１５）　　（１１）項に記載したフリップフロップ回
路に於いて、負荷トランジスタがバイポーラ・トランジ
スタであるフリップフロップ回路。

（１６）　　（１０）項に記載したフリップフロップ回
路に於いて、前記手段が、何れも交差結合されたトラン
ジスタの出力に結合される第１及び第２の負荷トランジ
スタであるフリップフロップ回路。

（１１）入力電圧信号を受取る入力手段と、該入力電圧
信号及び予定の周波数を持つクロック信号に応答して、
２つの予定の相隔たる電圧範囲のうちの一方にある出力
信号を発生する手段と、前記入力電圧信号が、前記相隔
たる電圧範囲の中間の出力信号を発生し得るレベルにあ
ることに応答して、前記出力を所望の電圧信号にクラン
プするりランプ手段とを有するラッチ回路。

（１８）　　（１７）項に記載したラッチ回路に於いて
、前記電圧信号に応答する手段が、前記出力信号及びそ
の補数を発生する第１及び第２の半導体装置を有し、前
記クランプ手段が該半導体装置に交差結合された第１及
び第２の負荷半導体装置で構成されるラッチ回路。

（１９）　　（１７）項に記載したラッチ回路に於いて
、前記ラッチの出力から後続のフリップフロップ段への
信号の滑らかな導電を行なわせる手段を有するラッチ回
路。

（２０）　　（１９）項に記載したラッチ回路に於いて
、信号の滑らかな導電を行なわせる手段が、何れもゲー
トを持つ第１及び第２のグリッチ除去回路で構成され、
該ゲートはラッチの出力及び遅延素子の間に結合された
第１の入力と、ラッチの出力に結合された第２の入力と
を有するラッチ回路。

（２１）　　２つのスイッチング・トランジスタ（４０
，４，８）を含むマスク部分（７４）を持つフリップフ
ロップに出力負荷１〜ランジスタ（７６，７８）を設【
プて、準安定状態を招く入力が存在する場合、２つのト
ランジスタ（４０，４８）を飽和状態に駆動する。スイ
ッチング・トランジスタ（４０，４８）を飽和状態に駆
動することにより、それらが不作動になり、背景雑音に
より、準安定状態が後続のフリップフロップ段に伝搬す
ることがなくなる。

【図面の簡単な説明】

第１図は非同期データ・ストリームを同期させる為に使
われるＤフリップフロップの図、第２ａ図及び第２ｂ図
は準安定出力が起こり得る状態を示す時間線図、第３図
は従来開発されたフリップフロップの回路図、第４図は
この発明の７リツプフ１コツプの回路図、第５図はこの
発明に用いるグリッチ除去回路の回路図である。 主な符号の説明 ３２．３４：入力 ４０．４８：交差結合トランジスタ ７６．７８：ｔ−ランジスタ

Claims (1)

【特許請求の範囲】
1. （１）スレーブ・フリップフロップ回路に結合されるマ
   スタ・フリップフロップ回路に於いて、信号を受取る入
   力と、何れも前記入力信号に応答して所望の出力を発生
   する第１及び第２の交差結合されたトランジスタと、該
   第１及び第２のトランジスタの出力に結合されていて、
   前記出力に存在する準安定状態が前記スレーブ・フリッ
   プフロップ回路に伝搬するのを防止する手段とを有する
   マスタ・フリップフロップ回路。