KR910019054A - 랜덤 악세스 메모리 소자 - Google Patents

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Abstract

내용 없음

Description

랜덤 악세스 메모리 소자
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 본 발명에 따른 랜덤 악세스 메모리 소자의 배열을 도시하는 블럭선도, 제5도는 제4도에 도시된 랜덤 악세스 메모리 소자에 합체되는 전력 공급 시스템을 도시하는 분배선도, 제8도는 본 발명에 따른 또다른 랜덤 악세스 메모리 소자에서 발생된 필수적인 신호의 파장을 도시하는 선도.

Claims (2)

  1. a)행과 열로 배열되고 각각 전하의 형태로 데이타 비트를 기억하는 다수의 다이나믹 메모리 셀(42a/42b;M11내지 Min)과 b)상기 다이나믹 메모리 셀의 열에 각각 결합되고 데이타 비트에 대응하는 전압 레벨에서 소량의 차를 전파하는 다수의 비트 라인쌍(BLP1내지 BLPn)과, c)각각 상기 비트 라인쌍에 결합되고 전류를 충전하기 위한 제1전류 선로와 전류를 방전하기 위한 제2전류 선로를 선택적으로 제공하여 상기 비트 라인상의 전압레벨에 있어서의 상기 소량의 차를 증가시키는 다수의 센스 증폭기 회로(44a/44b;44aa내지 44an)와, d)행 어드레스비트티와 관련하여 제공되고 상기 다이나믹 랜덤 악세스 메모리 셀의 행에 대한 데이타 비트의 전파를 지원하는 제1 제어 유니트(53)와, e)열 어드레스 비트와 관련하여 제공되고 상기 다이나믹 랜덤 악세스 메모리 셀의 상기 행에 대한 상기 데이타 비트 중 하나의 전파를 지원하는 제2 제어 유니트(54)를 포함하되, 상기 제1및 제2제어유니트가 제1전압 레벨을 공급받는 제1 패드(56)와 제2전압 레벨을 공급받는 제2 패드(57)사이에서 병렬 배열되는 랜덤 악세스 메모리 소자에 있어서, 상기 센스 증폭기 회로의 상기 제1전류 선로와 상기 제2 전류 선로를 상기 제1 및 제2 전류 패드에 각각 전기 접속하고 상기 제1 및 제2 제어 유니트에 선택적으로 합체된 다수의 구동회로(52a,52d)를 특징으로 하는 랜덤 악세스 메모리 소자.
  2. 제1항에 있어서, 상기 랜덤 악세스 메모리 소자는 상기 다수의 비트 라인쌍을 상기 센스 증포기기 회로에 결합된 제1 비트 라인 섹션 BLS11내지 BLSIn과 상기 메모리 셀에 결합된 제2 비트라인 섹션BLS21내지 BLS2n으로 분리하며, 전압 레벨에 있어서의 상기 소량의 차가 상기 각각의 제2 비트라인 섹션에서 발생한 후에 상기 제1비트라인 섹션을 상기 제2 비트라인 섹션을 상기 제2비트라인 섹션으로부터 분리시키는 작동을 하며, 상기 소량의 차가 상기 센스 증폭기 회로에 의해 증가된 후에 상기 제1비트라인 섹션과 상기 제2비트라인 섹션을 상호 접속하는 작동을 더하는 전송 게이트 유니트(43a,43b)를 더 포함하는 랜덤 악세스 메모리 소자.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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