JPH0467391A - シリアルアクセスメモリ - Google Patents
シリアルアクセスメモリInfo
- Publication number
- JPH0467391A JPH0467391A JP2177010A JP17701090A JPH0467391A JP H0467391 A JPH0467391 A JP H0467391A JP 2177010 A JP2177010 A JP 2177010A JP 17701090 A JP17701090 A JP 17701090A JP H0467391 A JPH0467391 A JP H0467391A
- Authority
- JP
- Japan
- Prior art keywords
- vcc
- resistance
- power supply
- memory
- supply voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 43
- 230000006870 function Effects 0.000 claims abstract description 3
- 239000000758 substrate Substances 0.000 claims description 4
- 239000004065 semiconductor Substances 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 10
- 230000009977 dual effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000005587 bubbling Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野１
この発明はフィールドメモリ、デュアルポートメモリな
どに備えられているシリアルアクセスメモリに関するも
のである。
どに備えられているシリアルアクセスメモリに関するも
のである。
第６図は１９８９年の電子情報通信学会春季全国大会の
予稿集５−３０５頁に記載されたＶｉｄｅ。
予稿集５−３０５頁に記載されたＶｉｄｅ。
ＲＡＭにおけるデータ転送についての一考察の中で示さ
れたＣ Ｍ ＯＳ Ｖｉｄｅｏ ＲＡ Ｍの一般的な構
成を示す回路図である。
れたＣ Ｍ ＯＳ Ｖｉｄｅｏ ＲＡ Ｍの一般的な構
成を示す回路図である。
図において、Ｑ１〜Ｑｌｏはｒ型ＭＯ８）ランジヌタ、
ＱｏＡ−Ｑｏ ｌｌ１Ｐ ５ Ｍ ＯＢ ） ？ ：／
ジスｉ、−１〜−ｓはＵＯ６）ヲンジスタのゲート、ソ
ース又はドレインに入力される内部信号線、−６，−ｔ
ｕ最終的には２進数において互いに相補的な関係になり
ビット線と呼ぶ。−８はＱ、＋＊Ｑｇのゲートトランジ
スタを制御する信号である。
ＱｏＡ−Ｑｏ ｌｌ１Ｐ ５ Ｍ ＯＢ ） ？ ：／
ジスｉ、−１〜−ｓはＵＯ６）ヲンジスタのゲート、ソ
ース又はドレインに入力される内部信号線、−６，−ｔ
ｕ最終的には２進数において互いに相補的な関係になり
ビット線と呼ぶ。−８はＱ、＋＊Ｑｇのゲートトランジ
スタを制御する信号である。
次に動作について説明する。フィールドメモリデュアル
ポートメモリなどでは大量のデータを記憶させて置くの
に１トランジスタ、ｌキャパシタンスのメモリセルアレ
イを備えており、このメモリセルに蓄積された微少な電
荷を２進数のａｌａ又は１０”として読み出したり、逆
にメモリセルに書き込んだ抄する。こうした２巡情報を
フィールドメモリ、デュアルポートメモリなどでは画像
データとして高速に、外部へ出力する必要があり。
ポートメモリなどでは大量のデータを記憶させて置くの
に１トランジスタ、ｌキャパシタンスのメモリセルアレ
イを備えており、このメモリセルに蓄積された微少な電
荷を２進数のａｌａ又は１０”として読み出したり、逆
にメモリセルに書き込んだ抄する。こうした２巡情報を
フィールドメモリ、デュアルポートメモリなどでは画像
データとして高速に、外部へ出力する必要があり。
そのためこのメモリセルアレイに蓄えられた情報をシリ
アル出力メモリという通常ＣＭＯ８のラッチにて構成さ
れているところへ、−旦データ転送を行ない、このラッ
チに蓄えられた情報を外部から入力されるデータストロ
ーブ信号によって高速に読み出し、画像データとして用
いている。ではこの一連の動作を第６図の回路図をもと
に説明する。メモリセルに蓄えられた微少な電位差はま
ず、ビット線対−６−７に現われる。この状態で口型−
ＯＳトランジスタＱｔ、Ｑ、ｓのソースおよびＶｓｓ間
に１［された口型ＭＯ８）ランジスタＱ９のゲートに入
力されるφ鴫の信号が１１＃となると、−６，−フに現
われた微少電位差はＱｔ、Ｑａ及びＱ９を通じてその差
が増大し、最終的に、 ’１’と＃０“のデータが、’
ｔｌ＋ ｈ上に現われる。この時、実際には“１＃のデ
ータは理想的にはＶｃｃレベルまで出るのが望ましいが
、若干レベルの低下が起こる。この“１＃データのレベ
ル低下を保証するためＫ 、 Ｑｔ３．Ｑｔ４のＰ型ト
フンシヌタソースヲＱ＋ｎのトランジスタのゲートに入
る信号−５を１０ｍにすることＫよ抄、ＶＣＣレベルへ
と接続し、ピッ）Ｍの１１＃レベルは、Ｖｃｃレベ／Ｌ
／までリチャージされるととＫなる。こうして１１１と
１０″にデータ確定したところで−３をｍ１″叱、Ｑｓ
、Ｑａのゲートを開き、−６Ｉφ７の２進情報をノード
ｒ１１．口２へと伝達する。抵抗Ｒｔ＋Ｒｚ＃ｉこの−
０、−７のデータをｐｌ、 ｐ２へと伝達するのを助け
ると同時に、伝孟の際、流れる電流を制限して、消費電
力を低減するという効果がある。なお、Ｑ３．Ｑ４のＮ
型トランジスタ、Ｑｌｔ ｒ Ｑ１２ のＰ型トランジ
スタはり１．ｔｌｚのノードのデータを保持するラッチ
であり、シリアルメモリ（今の場合シリアル出力メモリ
として）動作している。こうしてｒＩｌ、ｐ２に蓄えら
れた２進情報は、外部から入力されるデータ読み出し信
号に対応して発生する−８が１１１となることでＱｌｌ
Ｑ２のゲートが開き、シリアル出力データパスと呼ばれ
るお互いに２進数にて相補的な関係となる一１≠２のデ
ータバスへと読み出される。
アル出力メモリという通常ＣＭＯ８のラッチにて構成さ
れているところへ、−旦データ転送を行ない、このラッ
チに蓄えられた情報を外部から入力されるデータストロ
ーブ信号によって高速に読み出し、画像データとして用
いている。ではこの一連の動作を第６図の回路図をもと
に説明する。メモリセルに蓄えられた微少な電位差はま
ず、ビット線対−６−７に現われる。この状態で口型−
ＯＳトランジスタＱｔ、Ｑ、ｓのソースおよびＶｓｓ間
に１［された口型ＭＯ８）ランジスタＱ９のゲートに入
力されるφ鴫の信号が１１＃となると、−６，−フに現
われた微少電位差はＱｔ、Ｑａ及びＱ９を通じてその差
が増大し、最終的に、 ’１’と＃０“のデータが、’
ｔｌ＋ ｈ上に現われる。この時、実際には“１＃のデ
ータは理想的にはＶｃｃレベルまで出るのが望ましいが
、若干レベルの低下が起こる。この“１＃データのレベ
ル低下を保証するためＫ 、 Ｑｔ３．Ｑｔ４のＰ型ト
フンシヌタソースヲＱ＋ｎのトランジスタのゲートに入
る信号−５を１０ｍにすることＫよ抄、ＶＣＣレベルへ
と接続し、ピッ）Ｍの１１＃レベルは、Ｖｃｃレベ／Ｌ
／までリチャージされるととＫなる。こうして１１１と
１０″にデータ確定したところで−３をｍ１″叱、Ｑｓ
、Ｑａのゲートを開き、−６Ｉφ７の２進情報をノード
ｒ１１．口２へと伝達する。抵抗Ｒｔ＋Ｒｚ＃ｉこの−
０、−７のデータをｐｌ、 ｐ２へと伝達するのを助け
ると同時に、伝孟の際、流れる電流を制限して、消費電
力を低減するという効果がある。なお、Ｑ３．Ｑ４のＮ
型トランジスタ、Ｑｌｔ ｒ Ｑ１２ のＰ型トランジ
スタはり１．ｔｌｚのノードのデータを保持するラッチ
であり、シリアルメモリ（今の場合シリアル出力メモリ
として）動作している。こうしてｒＩｌ、ｐ２に蓄えら
れた２進情報は、外部から入力されるデータ読み出し信
号に対応して発生する−８が１１１となることでＱｌｌ
Ｑ２のゲートが開き、シリアル出力データパスと呼ばれ
るお互いに２進数にて相補的な関係となる一１≠２のデ
ータバスへと読み出される。
〔発明が解決しようとする課Ｉｌｌ
従来のシリアル出力メモリは以上のように構成されてい
たので、これら半導体装置がウェハ状の半導体基板く形
成されている状態でテストを実施するウェハテストにお
いて、まず、ウェハには外部より半導体基板（いまＰ型
の半導体基板を考える）Ｋ負の電位ＶＢＢを印加し、そ
の後、Ｖｃｃ電源電圧を印加して、電源電流特性等を測
定する。こういう順序でＶＢＩＩ％Ｗｅｅを印加するの
はＷｅｅ ＯＮ時にラッチ′ツブが発生するのを防止す
るためである。このことを第７図を用いて説明する。図
はシリアル出力メモリ部のｅＶ１ｏｓ構造に寄生的に存
在するバイポーラ素子とその等価回路を示している。い
まもし、Ｖｃｃ印加の方が先で、Ｖ！Ｉ！ＩにはＶＣＣ
印加のあとで負電位が加えられるものとすると、ｖＣＣ
ＯＮと同時にｖＢＢが若干正電位に基板容量の結合部に
より浮き上がる。もしその浮き上が抄がＱｔ４のυｐｒ
Ｊ）ランジスタを０舊させる電圧ＶＦ以上となると、Ｖ
ｃｃからｖ８＝３へと電流が流れることによって％ Ｒ
３に生ずる電位差によってＱｔ３の２口０型トランジス
タもＯＮするようになる。Ｑｔ３がＯＮすることで、Ｘ
ＢＢの″（位はさらに浮きあがり、Ｑｔ４をさらに電流
を流すこととなる。その結果、Ｒ３の電位も大きくなっ
てＱ１３ もます１τＯＮするようになるつこう−して
、正の帰還が掛かりＸり２）−７ｇｇ間に電流が流れて
しまうう逆に”ｊ Ｂ Ｂの方が先に負電位を印加され
、そののちＶＣｃが印加されるものとすると、１ず、Ｑ
ｔ３がベースコレクタ間に負電位が掛かり、逆バイアス
による若干のリーク電流が流れるうさらにＶｃｃがＯＮ
することで９１３のベース電位はあがり、Ｑ１３はＯＮ
すると同時にＱｔ３のエミッタに掛かった電位によって
Ｒ２＋ １４にも電流が流れ出す、こうしてＲ２に電流
が流れ出すと、Ｑ、＋１ ＋ Ｑ、１２ のソース電位
は下がるので、Ｙ３＋又はｒｉ２の１１＃レベルハＶｃ
ｃより若干レベルが低下してしまう。いま仮にゎＩｆ：
“１＃レベル側、ｖ２１０”レベル側とするト、ｒｌｌ
のレベルはＶｃｃより若干低下しているので、Ｑ４１Ｑ
１２のゲートには、そのレベルが印加されるととＫなる
。これによってＱ１２０Ｐ−ａｈ）ランジスタは完全ニ
はオフせず、まなＱ４は充分ＯＮしてめるので、７？Ｃ
よ’） Ｒ２＊ Ｑｊ２ ｒ Ｑ４ 、Ｒ１をへて１；
ａ日へと貫通電流が流れてしまい、電源電流の測定など
で不良となってしまうという問題点があった。
たので、これら半導体装置がウェハ状の半導体基板く形
成されている状態でテストを実施するウェハテストにお
いて、まず、ウェハには外部より半導体基板（いまＰ型
の半導体基板を考える）Ｋ負の電位ＶＢＢを印加し、そ
の後、Ｖｃｃ電源電圧を印加して、電源電流特性等を測
定する。こういう順序でＶＢＩＩ％Ｗｅｅを印加するの
はＷｅｅ ＯＮ時にラッチ′ツブが発生するのを防止す
るためである。このことを第７図を用いて説明する。図
はシリアル出力メモリ部のｅＶ１ｏｓ構造に寄生的に存
在するバイポーラ素子とその等価回路を示している。い
まもし、Ｖｃｃ印加の方が先で、Ｖ！Ｉ！ＩにはＶＣＣ
印加のあとで負電位が加えられるものとすると、ｖＣＣ
ＯＮと同時にｖＢＢが若干正電位に基板容量の結合部に
より浮き上がる。もしその浮き上が抄がＱｔ４のυｐｒ
Ｊ）ランジスタを０舊させる電圧ＶＦ以上となると、Ｖ
ｃｃからｖ８＝３へと電流が流れることによって％ Ｒ
３に生ずる電位差によってＱｔ３の２口０型トランジス
タもＯＮするようになる。Ｑｔ３がＯＮすることで、Ｘ
ＢＢの″（位はさらに浮きあがり、Ｑｔ４をさらに電流
を流すこととなる。その結果、Ｒ３の電位も大きくなっ
てＱ１３ もます１τＯＮするようになるつこう−して
、正の帰還が掛かりＸり２）−７ｇｇ間に電流が流れて
しまうう逆に”ｊ Ｂ Ｂの方が先に負電位を印加され
、そののちＶＣｃが印加されるものとすると、１ず、Ｑ
ｔ３がベースコレクタ間に負電位が掛かり、逆バイアス
による若干のリーク電流が流れるうさらにＶｃｃがＯＮ
することで９１３のベース電位はあがり、Ｑ１３はＯＮ
すると同時にＱｔ３のエミッタに掛かった電位によって
Ｒ２＋ １４にも電流が流れ出す、こうしてＲ２に電流
が流れ出すと、Ｑ、＋１ ＋ Ｑ、１２ のソース電位
は下がるので、Ｙ３＋又はｒｉ２の１１＃レベルハＶｃ
ｃより若干レベルが低下してしまう。いま仮にゎＩｆ：
“１＃レベル側、ｖ２１０”レベル側とするト、ｒｌｌ
のレベルはＶｃｃより若干低下しているので、Ｑ４１Ｑ
１２のゲートには、そのレベルが印加されるととＫなる
。これによってＱ１２０Ｐ−ａｈ）ランジスタは完全ニ
はオフせず、まなＱ４は充分ＯＮしてめるので、７？Ｃ
よ’） Ｒ２＊ Ｑｊ２ ｒ Ｑ４ 、Ｒ１をへて１；
ａ日へと貫通電流が流れてしまい、電源電流の測定など
で不良となってしまうという問題点があった。
この発明は上記のような問題点全解消するためになされ
たもので、電源で、圧ＶＱＣ投入時にシリアル品カメモ
リ部において貫通電流が流れるのを防止できるシリアル
アクセスメモリを得ることを目的とする。
たもので、電源で、圧ＶＱＣ投入時にシリアル品カメモ
リ部において貫通電流が流れるのを防止できるシリアル
アクセスメモリを得ることを目的とする。
この発明に係るシリアルアクセスメモリは、シリアル出
力メモリに供給される電源電圧は適当な抵抗値を介して
接続され、電源電圧をＯＮしてからある一定時間は抵抗
値は短絡される機能が付加されているとともに、一定時
間経過後は電源電圧は抵抗を介さずに供給されるように
したものである。
力メモリに供給される電源電圧は適当な抵抗値を介して
接続され、電源電圧をＯＮしてからある一定時間は抵抗
値は短絡される機能が付加されているとともに、一定時
間経過後は電源電圧は抵抗を介さずに供給されるように
したものである。
［作用］
この発明におけるシリアルアクセスメモリは、シリアル
出力メモリに供給される電ｒ７Ａ！圧は抵抗を介して印
加されるとともに、Ｖｃｃ又はｖＢＢＯＮ後の一定時間
は該抵抗は短絡されるよう−・てしたのでｖｃｃＯＮＭ
に流れる貫通電流を防止する。
出力メモリに供給される電ｒ７Ａ！圧は抵抗を介して印
加されるとともに、Ｖｃｃ又はｖＢＢＯＮ後の一定時間
は該抵抗は短絡されるよう−・てしたのでｖｃｃＯＮＭ
に流れる貫通電流を防止する。
〔実施例］
以下、この発明の一実施例を図Ｉでついて説明する。
第１図はこの発明の一実施例であるシリアルアクセスメ
モリの構成を示す回路図で、前記従来のものとの相異点
は抵抗Ｒ１＋Ｒ２と並列忙トランジスタＱ＋ｓ＋Ｑ、ｔ
ｅ を設置したことである。そしてゲートへの−１０の
信号は第２図に示す回路より発生される−９の信号とＶ
ｃｃより第３図の回路で発生される。
モリの構成を示す回路図で、前記従来のものとの相異点
は抵抗Ｒ１＋Ｒ２と並列忙トランジスタＱ＋ｓ＋Ｑ、ｔ
ｅ を設置したことである。そしてゲートへの−１０の
信号は第２図に示す回路より発生される−９の信号とＶ
ｃｃより第３図の回路で発生される。
第１図において、９１ｓはＮ −ｃ ｈ ）ランνヌタ
、ＱｔｓハＰ−ａｈ）ランジスタである。また第２図に
おいて、Ｑ＋ｓは高抵抗のＰ−ａｈ）ランジスタＱｌａ
ｒ Ｑｌｔ はＥｌ−ａｈトフンジヌタ、Ｉ＋ 、
Ｉ２はＣＭＯＳインバータ、ＣＩ＋０２はキャパシタン
スである。また第３図において、Ｉ３はＣｋＯＳインバ
ータ、Ａ１はＡＮθ口路、Ｄｌは遅延回路で、ノを時間
Ａｌの出力が４１０に出力されるまで遅延する。また第
４図、第５図はＶＲＢ入力がＶｃｃ入力より早い場合、
遅い場合の−Ｉｎ信号の発生のタイミング波形図を示し
ている。
、ＱｔｓハＰ−ａｈ）ランジスタである。また第２図に
おいて、Ｑ＋ｓは高抵抗のＰ−ａｈ）ランジスタＱｌａ
ｒ Ｑｌｔ はＥｌ−ａｈトフンジヌタ、Ｉ＋ 、
Ｉ２はＣＭＯＳインバータ、ＣＩ＋０２はキャパシタン
スである。また第３図において、Ｉ３はＣｋＯＳインバ
ータ、Ａ１はＡＮθ口路、Ｄｌは遅延回路で、ノを時間
Ａｌの出力が４１０に出力されるまで遅延する。また第
４図、第５図はＶＲＢ入力がＶｃｃ入力より早い場合、
遅い場合の−Ｉｎ信号の発生のタイミング波形図を示し
ている。
次に動作について説明する。従来の回路ではＲ１Ｒ２の
抵抗が入っていた短所としてＶｃｃ Ｏ８時、Ｑｊ、
Ｑｕ又はＱ４．Ｑ、１２のインバータ部で貫通電流が流
れたが、本実施例では抵抗Ｒ，，Ｒ２に並列にトランジ
スタＱｌ＠、Ｑ、１ｇをいれているので、たとえば第４
図に示すようにＶａＳ入力がＶｃｃ入力より早い場合で
も、第５図に示すようにＶＢＢ入力がＶＣＣ入力より遅
い場合でも、φ１’Ｏ債号はどちらかの信号の遅い方が
発生して、遅延回路で決まる遅延時間ノｔまでは’Ｒ，
，Ｒ２をショートする働きをするので、先に説明したよ
うな’１ｉｃｃ ｐｏｗｅｒ時にＱｓ ＋ Ｑ、＋ ｌ
又はＱ４．Ｑｊ２を流れる電流によってｐｌ、Ｔ５！の
ＶベルがＶｃｃより低下することによってＱ３．Ｑｌｌ
又はＱ、曝＋Ｑ１”で貫通電流かれるのを防止できる。
抵抗が入っていた短所としてＶｃｃ Ｏ８時、Ｑｊ、
Ｑｕ又はＱ４．Ｑ、１２のインバータ部で貫通電流が流
れたが、本実施例では抵抗Ｒ，，Ｒ２に並列にトランジ
スタＱｌ＠、Ｑ、１ｇをいれているので、たとえば第４
図に示すようにＶａＳ入力がＶｃｃ入力より早い場合で
も、第５図に示すようにＶＢＢ入力がＶＣＣ入力より遅
い場合でも、φ１’Ｏ債号はどちらかの信号の遅い方が
発生して、遅延回路で決まる遅延時間ノｔまでは’Ｒ，
，Ｒ２をショートする働きをするので、先に説明したよ
うな’１ｉｃｃ ｐｏｗｅｒ時にＱｓ ＋ Ｑ、＋ ｌ
又はＱ４．Ｑｊ２を流れる電流によってｐｌ、Ｔ５！の
ＶベルがＶｃｃより低下することによってＱ３．Ｑｌｌ
又はＱ、曝＋Ｑ１”で貫通電流かれるのを防止できる。
なお、このようなシリアル出力メモリと同等の構成をも
つシリアル入力メモリにもこの発明が有効であることは
いうまでもない。
つシリアル入力メモリにもこの発明が有効であることは
いうまでもない。
Ｃ発明の効果１
以上のようにこの発明によれば、シリアルアクセスメモ
リのシリアル出力メモリを、それにつながる電源電圧を
抵抗を介して接続し、その抵抗と並列に、ＶＢＢ又はＶ
ＣＣ印加の遅い方の信号よりある一定時間まではこの抵
抗をショートするような回路を付加したので、Ｖｃｃ
Ｏ８時に流れる貫通電流を防止できるという効果がある
。
リのシリアル出力メモリを、それにつながる電源電圧を
抵抗を介して接続し、その抵抗と並列に、ＶＢＢ又はＶ
ＣＣ印加の遅い方の信号よりある一定時間まではこの抵
抗をショートするような回路を付加したので、Ｖｃｃ
Ｏ８時に流れる貫通電流を防止できるという効果がある
。
第１図はこの発明の一実施例であるシリアルアクセスメ
モリを構成する回路図、第２図は第１図の一１０発生回
路の入力４９発生回路図、第３図はφ１０発生回路の回
路図、第４図および第５図はｖａｎＶＱＣ入力波形と、
ｉｇ、 −＋Ｊ生状ａを示すタイミング波形図、第６図
は従来のシリアルアクセスメモリ回路の回路図、第７図
は従来のシリアルアクセスメモリにおいてラッチアップ
発生のメカニズムを説明するための回路図である。 図において、−１〜−１０は制御信号、Ｑ１〜Ｑ＋ｔは
ＩＩＩ０Ｓ ト ランジスタ、 Ｒ１゜ Ｒ２は抵抗、 ｃ、、ｃ２はキャパ シタ、 ■、〜Ｉ３は インバータ、 Ａ、はＡ ９回路、 Ｉ は遅延回路を示す。 なお、 １中、 同一符号は同一、 又は相当部分を 示す、 代 理 人 大 岩 増 雄 第２１！Ｉ ｃＣ 第３１１ 工３・インバータ 第５図 マｌ廷崎閏
モリを構成する回路図、第２図は第１図の一１０発生回
路の入力４９発生回路図、第３図はφ１０発生回路の回
路図、第４図および第５図はｖａｎＶＱＣ入力波形と、
ｉｇ、 −＋Ｊ生状ａを示すタイミング波形図、第６図
は従来のシリアルアクセスメモリ回路の回路図、第７図
は従来のシリアルアクセスメモリにおいてラッチアップ
発生のメカニズムを説明するための回路図である。 図において、−１〜−１０は制御信号、Ｑ１〜Ｑ＋ｔは
ＩＩＩ０Ｓ ト ランジスタ、 Ｒ１゜ Ｒ２は抵抗、 ｃ、、ｃ２はキャパ シタ、 ■、〜Ｉ３は インバータ、 Ａ、はＡ ９回路、 Ｉ は遅延回路を示す。 なお、 １中、 同一符号は同一、 又は相当部分を 示す、 代 理 人 大 岩 増 雄 第２１！Ｉ ｃＣ 第３１１ 工３・インバータ 第５図 マｌ廷崎閏
Claims (1)
- メモリセルアレイと、このメモリセルアレイの情報を
シリアルに出力するためのシリアル出力メモリを備えた
シリアルアクセスメモリにおいて、前記シリアル出力メ
モリは、ＣＭＯＳインバータを組み合わせたラッチで構
成され、前記ノッチの電源電圧、グランド電位は適当な
抵抗値を介して前記ノッチに供給され、半導体記憶装置
に印加される基板バイアス又は、電源電圧印加のどちら
か、印加の遅い方の電圧印加後、ある一定時間は、前記
抵抗は短絡され、前記シリアル出力メモリには電源電位
、グランド電位が直接印加される機能を備えたことを特
徴とするシリアルアクセスメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2177010A JPH0467391A (ja) | 1990-07-02 | 1990-07-02 | シリアルアクセスメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2177010A JPH0467391A (ja) | 1990-07-02 | 1990-07-02 | シリアルアクセスメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0467391A true JPH0467391A (ja) | 1992-03-03 |
Family
ID=16023590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2177010A Pending JPH0467391A (ja) | 1990-07-02 | 1990-07-02 | シリアルアクセスメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0467391A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5295111A (en) * | 1990-04-27 | 1994-03-15 | Nec Corporation | Dynamic random access memory device with improved power supply system for speed-up of rewriting operation on data bits read-out from memory cells |
-
1990
- 1990-07-02 JP JP2177010A patent/JPH0467391A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5295111A (en) * | 1990-04-27 | 1994-03-15 | Nec Corporation | Dynamic random access memory device with improved power supply system for speed-up of rewriting operation on data bits read-out from memory cells |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4037089A (en) | Integrated programmable logic array | |
| JPS6377217A (ja) | オフ・チップ駆動回路 | |
| JPH07141875A (ja) | ラッチ制御型出力ドライバ | |
| US7685455B2 (en) | Semiconductor integrated circuit which generates internal clock signal for fetching input data synchronously with the internal clock signal without decrease of timing margin | |
| JP2583521B2 (ja) | 半導体集積回路 | |
| US3976895A (en) | Low power detector circuit | |
| US4754165A (en) | Static MOS super buffer latch | |
| KR0159324B1 (ko) | 데이터 출력회로 | |
| JPH0467391A (ja) | シリアルアクセスメモリ | |
| US4379345A (en) | Dynamic read amplifier for metal-oxide-semiconductor memories | |
| US6288573B1 (en) | Semiconductor device capable of operating fast with a low voltage and reducing power consumption during standby | |
| US4800552A (en) | Semiconductor memory device with reset signal generating circuit | |
| JPH03205693A (ja) | 断続メモリにおいてメモリセルと共に用いるためのバイアス回路 | |
| US5402010A (en) | Semiconductor device including internal circuit having both states of active/precharge | |
| KR100233331B1 (ko) | 신호천이검출회로 | |
| JPH07221605A (ja) | ラッチ回路並びにそれを用いたレジスタ回路およびパイプライン処理回路 | |
| KR940002860B1 (ko) | 램 리드/라이트 회로 | |
| JP3153029B2 (ja) | 遅延回路 | |
| JPH03116490A (ja) | スタティックｒａｍ | |
| JPS5869121A (ja) | 半導体集積回路 | |
| KR100407989B1 (ko) | 고전압 발생 회로 | |
| JP2731633B2 (ja) | 半導体記憶回路 | |
| SU1599970A1 (ru) | Д-триггер | |
| JPH098644A (ja) | 論理＆レベル変換回路及び半導体装置 | |
| KR0172750B1 (ko) | 플래쉬 메모리 장치 |