JPH0439963A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体装置に関し、特に、外部がら供給され
る電源電圧を所定の電圧に変換して内部回路に供給する
電圧変換回路を内蔵した半導体装置に関する。

［従来の技術］ 近年、０．５μｍレベルの微細加工技術を駆使した４Ｍ
ビットのスタティックランダムアクセスメモリ（以下、
ＳＲＡＭと呼ぶ）や、１６Ｍビットのダイナミックラン
ダムアクセスメモリ（以下、Ｄ　ＲＡ、Ｍと呼ぶ）の開
発例が発表されている。これらの４ＭビットのＳＲＡＭ
や１６ＭビットのＤＲＡ　Ｍには、０．６μｍ以下のゲ
ート長を有するショートチャネルＭＯＳトランジスタが
使用される。一方、従来の４ＭビットのＤＲＡＭなどに
は、１μｍから０．　８μｍ程度までのゲート長を有し
、５ｖの電源電圧で動作するＭＯｓトランジスタが使用
されている。

上記の４ＭビットのＳＲＡＭや１６ＭビットのＤＲＡＭ
で使用されているショートチャネルＭＯＳトランジスタ
を５ｖの電源電圧で動作させた場合、無視できない程度
のトランジスタ特性の劣化を引起こし、信頼性上の問題
となることが指摘されている。

このようなトランジスタ特性の劣化を抑えて０゜５μｍ
レベルのゲート長を有するショートチャネルＭＯ８）ラ
ンジスタを使用するためには、電源電圧を５ｖからたと
えば３．３ｖに変更することが考えられる。しかしなが
ら、従来から広く使用されている５■の電源系との共存
性を考えると、電源電圧の変更には問題がある。

そこで、内部に電圧変換回路が集積化された半導体装置
が提案されている。この半導体装置では、外部から印加
される電源電圧は５■に保たれ、その電源電圧が電圧変
換回路により一定電圧に降圧される。それにより、内部
回路は電源電圧の変動に依存しない一定電圧で動作され
る。

第８図は、電圧変換回路を内蔵した従来の半導体装置の
一例を示すブロック図である。また、第９図は、第８図
に示される電圧変換回路の具体的な回路構成を示す図で
ある。第９図の電圧変換回路は、たとえばＩＥＥＥ　　
Ｊｏｕｒｎａｌ　　ｏｆＳｏｌｉｄ−３ｔａｔｅ　　Ｃ
１ｒｃｕｉｔｓ、Ｖｏｌ、　　５Ｃ−２２，Ｎｏ、　　
３．　　Ｉ）ｐ、４３７−４４１、Ｊｕｎｅ　　１９８
７においてＴ、Ｆｕｒｕｙａｍａらによって提案されて
いる。

第８図の半導体装置１００は電圧変換回路１０１、内部
回路１０５および入ａ力回路１０６を含む。内部回路１
０５はたとえばＤＲＡＭなどのメモリからなる。

電圧変換回路１０１は基準電圧発生回路１０２、差動増
幅器１０３およびスイッチング回路１０４を含む。この
半導体装置１００は、電源電圧ＶｃＣを受ける電源端子
１０および接地電位Ｖｓｓを受ける接地端子３０を有し
ている。基準電圧発生回路１０２は、外部から与えられ
る電源電圧ＶｃＣを受け、その電源電圧Ｖｃｃにほとん
ど依存しない基準電圧Ｖｒを発生する。その基準電圧Ｖ
ｒは差動増幅器１０３に入力され、差動増幅器１０３お
よびスイッチング回路１０４により電源電圧Ｖｃｃの変
動および負荷電流の変動に依存しない内部電圧Ｖｉが発
生され、内部回路１０５に供給される。電源電圧Ｖｃｃ
はたとえば５■であり、内部電圧Ｖｉはたとえば３．５
■である。

入出力回路１０６は、５■電源系の周辺ロジックＬＳＩ
との接続を考慮して外部から与えられる電源電圧Ｖｃｃ
により直接駆動されることか多い。

そのために、入出力回路１０６のトランジスタに最小の
ゲート長を用いないなどの工夫が施される。

内部回路１０５がＤＲＡＭのようなメモリからなる場合
、入出力回路１０６は主としてバッファ回路を含む。入
出力回路１０６は、アドレス端子４０を介して外部から
アドレス信号ＡＤを受け、そのアドレス信号ＡＤを内部
回路１０５に与える。

また、入８力回路１０６は内部回路１０５から読ａされ
たデータＤＱをデータ端子５０を介して外部に出力し、
または、外部からデータ端子５０に与えられたＤＱを内
部回路１０５に与える。さらに、入出力回路１０６は外
部から制御端子６０を介して与えられる制御信号ＣＮＴ
を内部回路１０５に与える。

第９図において、基準電圧発生回路１０２は、Ｐチャネ
ルＭＯＳトランジスタ２１〜２５を含む。

電源端子１０と接地端子３０との間にトランジスタ２１
〜２３が直列に接続されている。トランジスタ２１〜２
３により電源電圧Ｖｃｃが分圧され、その分圧された電
圧がノードＮ１に現われる。電源端子１０とノードＮ２
との間にトランジスタ２４が接続され、ノードＮ２と接
地端子３０との間にトランジスタ２５が接続される。

電源電圧Ｖｃｃが上昇すると、ノードＮ１の電圧も上昇
し、トランジスタ２４が非導通状態となる。これにより
、ノードＮ２の電圧の上昇が阻止される。逆に、電源電
圧Ｖｃｃが低下すると、ノードＮ１の電圧も低下し、ト
ランジスタ２４が導通状態となる。これにより、ノード
Ｎ２の電圧の低下が阻止される。このようにして、ノー
ドＮ２からは電源電圧Ｖｃｃの変動にほとんど依存しな
い基準電圧Ｖｒが発生される。

差動増幅器１０３は、ＰチャネルＭＯＳトランジスタ３
１．３２およびＮチャネルＭＯＳトランジスタ３３．３
４からなるカレントミラー回路を含む。トランジスタ３
１のゲートは基準電圧発生回路１０２のノードＮ２に接
続されている。トランジスタ３１および３２の接続点で
あるノードＮ３と電源端子１０との間には、サイズの大
きいＰチャネルＭＯＳトランジスタ３５およびサイズの
小さいＰチャネルＭＯＳトランジスタ３６が接続されて
いる。これらのトランジスタ３５．３６は、カレントミ
ラー回路の消費電力を低減するために付加されている。

内部回路１０５が動作する期間中は、トランジスタ３５
のゲートに与えられるクロック信号Φ０が低レベルとな
り、トランジスタ３５がオンする。

これにより、カレントミラー回路の応答性がよくなる。

内部回路１０５が動作しない期間には、クロック信号Φ
０が高レベルとなり、トランジスタ３５がオフする。こ
の場合、微小電流が流れる小さいサイズのトランジスタ
３６のみがオンするので、消費電力が抑制される。

スイッチング回路１０４は、ＰチャネルＭＯＳトランジ
スタ４１を含む。カレントミラー回路のトランジスタ３
２のゲートはノードＮ４に接続される。トランジスタ４
１は電源端子１０とノードＮ４との間に接続される。ト
ランジスタ４１のゲートはカレントミラー回路のトラン
ジスタ３１とトランジスタ３３との接続点であるノード
Ｎ５に接続される。

ノードＮ４から出力される内部電圧Ｖｉが基準電圧Ｖｒ
よりも高くなれば、トランジスタ３１に流れる電流の値
がトランジスタ３２に流れる電流の値よりも大きくなる
。それにより、ノードＮ５の電位が上昇する。そのため
、トランジスタ４１が浅い導通状態または非導通状態と
なる。その結果、電源端子１０からノードＮ４への電流
の供給が停止または低減され、内部電圧Ｖｉが低下する
。

逆に、内部電圧Ｖｉが基準電圧Ｖｒよりも低くなると、
トランジスタ３１に流れる電流の値がトランジスタ３２
に流れる電流の値よりも小さくなる。それにより、ノー
ドＮ５の電位が低下する。

そのため、トランジスタ４１が導通状態となり、電源端
子１０からノードＮ４に十分な電流が供給される。その
結果、内部電圧Ｖｉが上昇する。

このようにして、電源電圧Ｖｃｃの変動または負荷の変
動に依存しない一定の内部電圧Ｖｉが得られる。

第１０図は、第９図の電圧変換回路の電圧変換特性を示
す図である。第１０図において、○印が測定値を示し、
実線Ｌ１がシミュレーションされた特性を示す。

第１０図に示すように、外部から与えられる電源電圧Ｖ
ｃｃが約３．５Ｖ以上の領域において内部電圧Ｖｉが基
準電圧Ｖｒとして設定された約３゜５Ｖに一定に保たれ
る。

［発明が解決しようとする課題］ 一方、様々な環境で使用される半導体装置の安定な動作
を保証するために、出荷前に動作マージン試験を実施し
て、動作の不安定な素子を不良品として排除することが
行なわれている。動作マージン試験では、動作保証電圧
の範囲を超える低電圧や高電圧を半導体装置に供給して
、その半導体装置の動作試験が行なわれる。５Ｖ±１０
％を保証する場合であれば、たとえば５Ｖ±２０％の範
囲で試験が行なわれる。

また、出荷時点で不良品のスクリーニングを行なうため
や、長期使用時の寿命を推定するために、電源電圧Ｖｃ
ｃとして通常は使用しないような高電圧を半導体装置に
外部から印加して加速寿命試験が行なわれる。たとえば
、通常の電源電圧ＶｃＣが５■である場合に７■の高電
圧の印加される。

ここで、不良品のスクリーニングとは、市場での半導体
装置の信頼性を保証するために、加速寿命試験により不
良品を選別することをいう。

このような動作マージン試験や加速寿命試験を第８図に
示されるような電圧変換回路を内蔵した半導体装置に適
用しようとすると、第１０図からも明らかなように、外
部から印加した高電圧かチップ内部に伝わらず、有効な
試験を行なうことができない。

そこで、加速寿命試験の際に外部から高電圧を印加する
ことができる半導体集積回路装置が第１１図に示される
。第１１図の半導体集積回路装置は、特開昭６４−５５
８５７号に開示されている。

第１１図において、電源電圧変換回路１１１は外部から
の電源電圧Ｖｃｃを受け、その電源電圧Ｖｃｃよりも低
いレベルの内部電圧Ｖｉを発生する。通常は、電源電圧
発生回路１１１により発生された内部電圧Ｖｉが内部電
源線１１２を介して集積回路ブロック１１３に供給され
る。加速寿命試験の際には、スイッチング信号Φ１によ
りトランジスタ１１４が導通状態となり、外部から与え
られる高電圧Ｖｅがトランジスタ１１４および内部電源
線１１２を介して集積回路ブロック１１３に供給される
。

第１１図の半導体集積回路装置では、外部から与えられ
る高電圧Ｖｅを任意のレベルに設定することにより、種
々のテストを行なうことができる。

しかし、何らかの原因でスイッチ信号Φ１が発生される
と、通常の使用時に半導体集積回路装置が誤って動作試
験モードに設定されるおそれがある。この場合、集積回
路ブロック１１３に高電圧が与えられ、その集積回路ブ
ロック１１３が破壊されるという問題がある。

第１２図に従来の電源電圧変換回路の他の例が示される
。この電源電圧変換回路は特開昭６３−１８１１９６号
に開示されている。

第１２図の電源電圧変換回路は、制御端子１２５からの
制御信号の電圧レベルに応じた基準電圧Ｖｒを発生する
基準電圧信号発生部１２０と、電源電圧Ｖｃｃを基準電
圧に応じた内部電圧Ｖｉに変換する変換部１３０とから
なる。

制御端子１２５と基準電圧信号発生部１２０内のノード
ＮＩＯとの間には、トランジスタ１２１〜１２４が接続
される。トランジスタ１２１〜１２４のしきい値電圧を
すべてＶｔとすると、制御端子１２５の電圧がノードＮ
ＩＯの電圧よりも４Ｖｔ以上高くなったときに、基準電
圧Ｖｒが上昇し、変換部１３０から出力される内部電圧
Ｖｉも上昇する。制御端子１２５の電圧がそれ以下のと
きには、基準電圧Ｖｒは変化せず、変換部１３０から出
力される内部電圧Ｖｉも変化しない。

第１２図の電源電圧変換回路では、制御端子１２５に高
電圧を与えることにより通常の使用時よりも高いレベル
の内部電圧Ｖｉを発生することができるが、通常の使用
時よりも低いレベルの内部電圧を発生することはできな
い。したがって、内部回路に種々の内部電圧を与える動
作マージン試験を実施することはできない。

この発明の目的は、動作試験の際に内部回路に種々のレ
ベルの電源電圧を供給することができ、しかも通常の使
用時に誤って動作試験モードに設定されないような半導
体装置を提供することである。

［課題を解決するための手段］ この発明に係る半導体装置は、第１および第２の電源端
子、電圧変換手段、内部回路手段、検出手段および切換
手段を備える。

第１および第２の電源端子は、外部から第１および第２
の電源電圧をそれぞれ受ける。電圧変換手段は、第１の
電源端子から第１の電源電圧を受け、その第１の電源電
圧を所定の電圧に変換する。

内部回路手段は、電圧変換手段により変換された所定の
電圧により動作する。検出手段は、第１および第２の電
源電圧を受け、それらの第１および第２の電源電圧の電
圧差が所定の電圧差になったことを検出する。切換手段
は、検出手段が所定の電圧差を検出したときに、電圧変
換手段により変換された所定の電圧に代えて第１および
第２の電源電圧のいずれか一方により内部回路手段を動
作させる。

［作用］ 通常の使用時には、外部から与えられる第１の電源電圧
が所定の電圧に変換されて内部回路手段に供給される。

第１および第２の電源端子に与えられる第１および第２
の電源電圧の電圧差が所定の電圧差になると、第１およ
び第２の電源電圧のいずれか一方により内部回路手段が
動作される。

したがって、動作マージン試験や加速寿命試験の際には
、第１および第２の電源電圧の電圧差を所定の電圧差以
上に保つことにより、通常使用されない低電圧や高電圧
で内部回路手段を動作させることができる。

［実施例］ 以下、この発明の実施例を図面を参照しながら詳細に説
明する。

第１図は、この発明の第１の実施例による半導体装置の
構成を示すブロック図である。

第１図の半導体装置１００は、第１の電源電圧Ｖｃｃｌ
を受ける第１の電源端子１０、第２の電源電圧Ｖｃｃ２
を受ける第２の電源端子２０および接地電位Ｖｓｓを受
ける接地端子３０を有する。

また、半導体装置１００は、第８図の従来の半導体装置
と同様に、アドレス端子４０、データ端子５０および制
御端子６０を有する。

半導体装置１００は、電圧変換回路１０１、内部回路１
０５および入出力回路１０６を含み、さらに電圧レベル
差検出回路１０７および切換回路１０８を含む。電圧変
換回路１０１、内部回路および入出力回路１０６は、第
８図に示される電圧変換回路１０１、内部回路１０５お
よび入出力回路１０６と同様である。

第１の電源端子１０からの第１の電源電圧ＶｃＣ１は、
電圧変換回路１０１に含まれる基準電圧発生回路１０２
、差動増幅器１０３およびスイッチング回路１０４に供
給され、電圧レベル差検出回路１０７にも供給される。

第２の電源端子２０からの第２の電源電圧Ｖｃｃ２は、
入出力回路１０６および電圧レベル差検出回路１０７に
供給される。

通常の使用時には、第２の電源電圧Ｖｃｃ２は第１の電
源電圧Ｖｃｃｌと同じ電圧である。通常の使用時に（≠
、第１の電源電圧Ｖｃｃｌおよび第２の電源電圧Ｖｃｃ
２はたとえば５Ｖに設定される。この場合、切換回路１
０８は、ノードＮ４の側に設定される。したがって、内
部回路１０５には、電圧変換回路１０１により発生され
る内部電圧Ｖｉ（たとえば３．５Ｖ）が供給される。

電圧レベル差検出回路１０７は、第１および第２の電源
電圧Ｖｃｃｌ、Ｖｃｃ２が次の条件を満たす場合に切換
回路１０８を第２の電源端子２゜の側に切換える。

Ｖｃｃｌ＞Ｖｃｃ２＋α　　　　　−（１）ここで、α
は、任意に設定可能な定数であるが、ここではたとえば
約１ｖである。

動作マージン試験の際には、式（１）の条件を満たしな
がら第２の電源電圧Ｖｃｃ２を低電圧または高電圧の試
験電圧に設定する。また、加速寿命試験の際には、同様
に式（１）の条件を満たしながら第２の電源電圧Ｖｃｃ
２を加速電圧に設定する。これらの場合、内部回路１０
５には、第２の電源端子２０を介して与えられる第２の
電源電圧Ｖｃｃ２が直接供給される。

第２図は、第１図に示される半導体装置１００の主要部
の回路構成を示す図である。

基準電圧発生回路１０２、差動増幅器１０３およびスイ
ッチング回路１０４の構成および動作は、第９図に示さ
れる基準電圧発生回路１０２、差動増幅器１０３および
スイッチング回路１０４の構成および動作と同様である
。ただし、差動増幅器１０３のノードＮ３と第１の電源
端子１０との間には第９図に示されるトランジスタ３５
．３６が接続されずに、ノードＮ３が電源端子１０に直
接接続されている。なお、第９図の差動増幅器１０３の
ように、ノードＮ３と第１の電源端子１０との間にトラ
ンジスタ３５．３６を接続してもよい。

電圧レベル差検出回路１０７は、ＰチャネルＭＯＳトラ
ンジスタ７１およびＮチャネルＭＯ８）ランジスタフ２
からなる第１のインバータと、ＰチャネルＭＯＳトラン
ジスタ７３およびＮチャネルＭＯ３ｈランジスタフ４か
らなる第２のインバータとを含む。トランジスタ７１は
第１の電源端子１０とノードＮ６との間に接続され、ト
ランジスタ７２はノードＮ６と接地端子３０との間に接
続される。トランジスタ７１．７２のゲートは第２の電
源端子２０に接続される。トランジスタ７３は第１の電
源端子１０とノードＮ７との間に接続され、トランジス
タ７４はノードＮ７と接地端子３０との間に接続される
。トランジスタ７３゜７４のゲートはノードＮ６に接続
される。

切換回路１０８はＰチャネルＭＯＳトランジスタ８１．
８２を含む。トランジスタ８１はスイッチング回路１０
４のノードＮ４と内部回路１０５との間に接続される。

トランジスタ８２は第２の電源端子２０と内部回路１０
５との間に接続される。トランジスタ８１のゲートは電
圧レベル差検出回路１０７のノードＮ６に接続され、ト
ランジスタ８２のゲートは電圧レベル差検出回路１０７
のノードＮ７に接続される。ノードＮ６には制御電圧Ｖ
１が与えられ、ノードＮ７には制御電圧■２が与えられ
る。

次に、第３図の電圧波形図を参照しながら、第２図の回
路の動作を説明する。

ここでは、第１の電源電圧Ｖｃｃｌが５Ｖで一定である
ものとする。第２の電源電圧Ｖｃｃ２が５ｖよりも高い
場合には、電圧レベル差検出回路１０７内のトランジス
タ７２がオンし、トランジスタ７１がオフする。そのた
め、ノードＮ６の制御電圧ｖ１が“Ｌ”レベル（約ＯＶ
）となる。それによりトランジスタ７３がオンし、トラ
ンジスタ７４がオフする。そのため、ノードＮ７の制御
電圧■２が“Ｈ”レベル（約５Ｖ）となる。その結果、
切換回路１０８のトランジスタ８１がオンし、８２がオ
フする。したがって、内部電圧Ｖｉが内部回路１０５に
供給される。

第２の電源電圧Ｖｃｃ２が４Ｖ以下であると、式（１）
の関係が満たされる。この場合、電圧レベル差検出回路
１０７内のトランジスタ７１がオンし、トランジスタ７
２がオフする。そのため、ノードＮ６の制御電圧ｖ１が
“Ｈ”　レベル（約５■）となる。それにより、トラン
ジスタ７４がオンし、トランジスタ７３がオフする。そ
のため、ノードＮ７の制御電圧ｖ２が″Ｌ″レベル（約
ＯＶ）となる。その結果、切換回路１０８のトランジス
タ８１がオフし、トランジスタ８２がオンする。したが
って、第２の電源端子２０からの第２の電源電圧ＶＣＣ
２が内部回路１０５に供給される。

電圧レベル差検出回路１０７の第１および第２のインバ
ータを構成するトランジスタ７１〜７４のゲート長およ
びゲート幅を適当に選択してインバータ特性のしきい値
を最適化することにより、第３図に示される特性を得る
ことができる。

内部回路１０５に通常の使用時の電圧（５■）よりも高
い電圧（たとえば７Ｖ）を与えようとする場合には、第
１の電源電圧Ｖｃｃｌをさらに高い電圧（たとえば９Ｖ
）に設定し、第２の電源電圧Ｖｃｃ２を所定の電圧（７
ｖ）に設定する。この場合、式（１）の条件が満足され
るので、内部回路１０５には第２の電源電圧Ｖｃｃ２が
供給される。

なお、式（１）のαの値は、電圧レベル差検出回路１０
７内のＮチャネルＭＯＳトランジスタとＰチャネルＭＯ
３）ランジスタのサイズの比で決定される。Ｎチャネル
ＭＯＳトランジスタのサイズが大きくなれば、αの値は
大きくなる。

第４図は、電圧レベル差検出回路１０７の構成の他の例
を示す回路図である。

第４図の電圧レベル差検出回路は、ＮチャネルＭｏＳト
ランジスタ７５、抵抗７６、差動増幅器７７およびイン
バータ７８．７９を含む。トランジスタ７５は第１の電
源端子１０とノードＮ８との間にダイオード接続されて
いる。抵抗７６はノードＮ８と接地端子３０との間に接
続されている。

差動増幅器７７はＰチャネルＭＯＳトランジスタ１７１
．１７２およびＮチャネルＭＯ８）ランジスタ１７３，
１７４を含む。トランジスタ１７１とトランジスタ１７
２との接続点は第１の電源端子１０に接続されている。

トランジスタ１７３とトランジスタ１７４との接続点は
接地端子３０に接続されている。トランジスタ１７１の
ゲートは／−）’Ｎ８に接続され、トランジスタ１７２
のゲートは第２の電源端子２０に接続されている。トラ
ンジスタ１７１とトランジスタ１７３との接続点である
ノードＮ９はインバータ７８の入力端子に接続されてい
る。インバータ７８の出力端子はインバータ７９の入力
端子に接続されている。インバータ７８の出力端子から
制御電圧Ｖｌが出力され、インバータ７９の出力端子か
ら制御電圧Ｖ２が出力される。

ノードＮ８の電位は、第１の電源電圧Ｖｃｃｌ−αにな
る。ここで、αはダイオード接続されたＮチャネルＭＯ
３）ランジスタフ５のしきい値電圧を１ｖに設定すれば
１ｖとなる。第１および第２の電源電圧Ｖｃｃｌ、Ｖｃ
ｃ２が式（１）の条件を満たせば、トランジスタ１７１
に流れる電流の値がトランジスタ１７２に流れる電流の
値よりも小さくなる。それにより、ノードＮ９の電位が
低下する。そのため、インバータ７８から出力される制
御電圧ｖ１は“Ｈ”レベルとなり、インバータ７９から
出力される制御電圧ｖ２は“Ｌ”レベルとなる。

また、第１および第２の電源電圧Ｖｃｃｌ、Ｖｃｃ２が
式（１）の条件を満たさないと、逆に、制御電圧ｖ１が
“Ｌ”レベルとなり、制御電圧Ｖ２が“Ｈ”レベルとな
る。

このように、第４図の電圧レベル差検出回路の入出力特
性も第３図の入出力特性と類似したものとなる。

第５図は、この発明の第２の実施例による半導体装置の
構成を示すブロック図である。

第５図の半導体装置１００が第１図の半導体装置１００
と異なるのは、切換回路１０８が基準電圧発生回路１０
２と差動増幅器１０３との間に設けられている点である
。第５図の半導体装置１００においては、通常の使用時
には切換回路１０８が基準電圧発生回路１０２のノード
Ｎ２の側に設定されている。式（１）の条件が満たされ
ると、切換回路１０８が第２の電源端子２０の側に切換
えられる。この場合、内部回路１０５は、差動増幅器１
０３およびスイッチング回路１０４を介して外部から与
えられる第２の電源電圧Ｖｃｃ２により動作することに
なる。

したがって、式（１）の条件を満たしながら第２の電源
電圧Ｖｃｃ２を変化させると、第１図に示される半導体
装置１００と同様にして動作マージン試験や加速寿命試
験を行なうことが可能となる。

第６図は、この発明の第３の実施例による半導体装置の
構成を示すブロック図である。また、第７図は、第６図
の半導体装置１００の主要部の回路構成を示す図である
。

第６図の半導体装置１００が第１図の半導体装置１００
と異なるのは、切換回路１０８が第１の電源端子１０に
接続される点である。第６図の半導体装置１００におい
ては、第１および第２の電源電圧Ｖｃｃｌ、Ｖｃｃ２が
式（１）の条件を満たすと、内部回路１０５に第１の電
源電圧Ｖｃｃ１が供給される。

たとえば、内部回路１０５に７■の高電圧を供給しよう
とする場合には、第１の電源電圧Ｖｃｃ１を７■に設定
し、第２の電源電圧Ｖｃｃ２を５■に設定する。内部回
路１０５に３．５■の低電圧を供給しようとする場合に
は、第１の電源電圧Ｖｃｃｌを３．５■に設定し、第２
の電源電圧Ｖｃｃ２をたとえば０■に設定する。

このように、第６図の半導体装置１００においては、式
（１）の条件を満たした場合に限り、内部回路１０５を
外部から与えられる第１の電源電圧Ｖｃｃｌで直接動作
させることができる。

第７図において、基準電圧発生回路１０２、差動増幅器
１０３、スイッチング回路１０４および電圧レベル差検
出回路１０７の構成および動作は第１図に示される基準
電圧発生回路１０２、差動増幅器１０３、スイッチング
回路１０４および電圧レベル差検出回路１０７の構成お
よび動作と同様である。切換回路１０８はＰチャネルＭ
Ｏ３）ランジスタ８３．８４を含む。トランジスタ８３
は差動増幅器１０３のノードＮ５とスイッチング回路１
０４のトランジスタ４１のゲートとの間に接続されてい
る。トランジスタ８４はスイッチング回路１０４のトラ
ンジスタ４１のゲートと接地端子３０との間に接続され
ている。トランジスタ８３のゲートは電圧レベル差検出
回路１０７のノードＮ７に接続され、トランジスタ８４
のゲートはノードＮ６に接続されている。

第１および第２の電源電圧Ｖｃｃｌ、Ｖｃｃ２が式（１
）の条件を満たすと、制御電圧■１が“Ｌ”レベルとな
り、制御電圧■２が“Ｈ”レベルとなる。それにより、
トランジスタ８４がオンし、トランジスタ８３がオフす
る。その結果、トランジスタ４１のゲートの電圧が接地
電位Ｖｓｓに設定され、トランジスタ４１がオンする。

したがって、内部回路１０５には第１の電源電圧Ｖｃｃ
１が供給される。

第１および第２の電源電圧Ｖｃｃｌ、Ｖｃｃ２が式（１
）の条件を満たさない場合には、制御電圧ｖ１が“Ｈ”
レベルとなり、制御電圧Ｖ２が“Ｌ＃レベルとなる。そ
れにより、トランジスタ８３がオンし、トランジスタ８
４がオフする。したがって、内部回路１０５には、内部
電圧Ｖｉが供給される。

第７図の実施例では、−射的にサイズの大きいトランジ
スタ４１を通常の動作時および試験時に共用できるとい
う利点が生じる。

上記の箪１、第２および茶３の実施例では、式（１）の
条件を満たしながら第１の電源電圧ＶｃＣ１または第２
の電源電圧Ｖｃｃ２を変化させることにより、内部回路
１０５に任意の電圧を供給することができる。

なお、Ｖｃｃ２＞Ｖｃｃｌ＋αの条件を満たしながら第
１の電源電圧Ｖｃｃｌまたは第２の電源電圧Ｖｃ　ｃ２
を変化させることにより、内部回路１０５を第１の電源
電圧Ｖｃｃｌまたは第２の電源電圧ＶＣＣ２で動作させ
る構成も同様に可能である。

上記実施例では、アドレス信号ＡＤ、データＤＱおよび
制御信号ＣＮＴが外部からの電源電圧により駆動されて
いるが、アドレス信号ＡＤおよび制御信号ＣＮＴが内部
電圧Ｖｉにより駆動される構成も可能である。

さらに、上記実施例では、内部回路１０５がメモリであ
る場合を説明しているが、内部回路１０５はメモリに限
らず、その他の回路であってもよい。

［発明の効果］ 以上のようにこの発明によれば、外部から与えられる第
１および第２の電源電圧の電圧差が所定の電圧差になっ
た場合に第１および第２の電源電圧のいずれか一方によ
り内部回路手段が動作されるので、通常の使用時には電
圧変換手段により変換された所定の電圧により内部回路
手段を動作させ、動作マージン試験や加速寿命試験など
の動作試験時には、任意の電圧により内部回路手段を動
作させることができる。

さらに、第１および第２の電源電圧の電圧差が所定の電
圧差になった場合に外部から与えられる電圧により内部
回路手段が動作されるので、通常の使用時に誤って半導
体装置が動作試験モードの設定されることが回避され、
内部回路手段が高電圧により破壊されることも防止され
る。

【図面の簡単な説明】

第１図はこの発明の第１の実施例による半導体装置の構
成を示すブロック図である。第２図は第１図の半導体装
置の主要部の回路構成を示す図である。第３図は第２図
に示される電圧レベル差検出回路の入出力特性を示す図
である。第４図は電圧レベル差検出回路の他の構成例を
示す図である。 第５図はこの発明の第２の実施例による半導体装置の構
成を示すブロック図である。第６図はこの発明の第３の
実施例による半導体装置の構成を示すブロック図である
。第７図は第６図の半導体装置の主要部の回路構成を示
す図である。第８図は電圧変換回路を内蔵した従来の半
導体装置の構成を示すブロック図である。第９図は第８
図に含まれる電圧変換回路の具体的な回路構成を示す図
である。第１０図は第９図の電圧変換回路の出力電圧特
性を示す図である。第１１図は電源電圧変換回路を内蔵
した従来の半導体集積回路装置の例を示すブロック図で
ある。第１２図は従来の電圧変換回路の他の例を示す回
路図である。 図において、１０は第１の電源端子、２０は第２の電源
端子、３０は接地端子、１００は半導体装置、１０１は
電圧変換回路、１０２は基準電圧発生回路、１０３は差
動増幅器、１０４はスイッチング回路、１０５は内部回
路、１０６は入出力回路、１０７は電圧レベル差検出回
路、１０８は切換回路、Ｖｃｃｌは第１の電源電圧、Ｖ
ｃｃ２は第２の電源電圧、Ｖｉは内部電圧である。 なお、各図中同一符号は同一または相当部分を示す。 第４図 ＶＣＣ２（Ｖ） （）　Ｌ 第９図 第１０図 電源砒Ｌ ＣＣ （Ｖ） 第１１区 手続補正書（自発） 第１２図

Claims (1)

1. 【特許請求の範囲】 外部から第１および第２の電源電圧をそれぞれ受ける第
   １および第２の電源端子、 前記第１の電源端子から第１の電源電圧を受け、その第
   １の電源電圧を所定の電圧に変換する電圧変換手段、 前記電圧変換手段により変換された前記所定の電圧によ
   り動作する内部回路手段、 前記第１および第２の電源電圧を受け、それらの第１お
   よび第２の電源電圧の電圧差が所定の電圧差になったこ
   とを検出する検出手段、および前記検出手段が前記所定
   の電圧差を検出したときに、前記電圧変換手段により変
   換された前記所定の電圧に代えて、前記第１および第２
   の電源電圧のいずれか一方により前記内部回路手段を動
   作させる切換手段を備えた、半導体装置。