JP2015186078A - スイッチング回路 - Google Patents

Abstract

【課題】ＦＥＴドライバから余剰な電圧の放出があった場合でも負荷に電圧を印加しないスイッチング回路を提供する。
【解決手段】スイッチング回路は、第１の正の定圧電源に接続し、入力信号から制御信号を生成する制御回路と、信号入力端子と電源供給端子とを接続する保護ダイオードを有し、第２の正の定圧電源に保護回路を介して接続するＦＥＴドライバと、ドレイン端子が第２の正の定圧電源に保護回路を介して接続し、ゲート端子が第２の正の定圧電源に保護回路及び抵抗を介して接続し、ソース端子が負荷に接続するＰ型Ｐｏｗｅｒ ＭＯＳ ＦＥＴと、第２の正の定圧電源からＦＥＴドライバの電源端子に向かって流れる電流を通過させ、ＦＥＴドライバの電源端子からＰ型Ｐｏｗｅｒ ＭＯＳ ＦＥＴのドレイン端子及びゲート端子に向かって流れる電流を阻止する逆流電流阻止部と、を備える。
【選択図】図１

Description

本発明の実施形態は、スイッチング回路に関する。

Ｐ型Ｐｏｗｅｒ ＭＯＳ ＦＥＴを使用した従来のドレインスイッチング回路は、例えば第１の正の定圧電源に接続し、入力信号から制御信号を生成する制御回路と、第２の正の定圧電源に保護回路を介して接続し、制御信号から駆動信号を生成するＦＥＴドライバと、ドレイン端子が第２の正の定圧電源に保護回路を介して接続し、ゲート端子が第２の正の定圧電源に保護回路及び抵抗を介して接続し、ＦＥＴドライバから駆動信号を入力し、ソース端子が負荷であるマイクロ波ＦＥＴのドレイン端子に接続するＰ型Ｐｏｗｅｒ ＭＯＳ ＦＥＴと、を備える。

例として、第１の正の定圧電源を５Ｖ、第２の正の定圧電源を８Ｖとする。制御回路の制御信号が図４（Ａ）に示すように５Ｖとなると、ＦＥＴドライバは図４（Ｂ）に示すようなＨＩＧＨとＬＯＷとを反転した信号をＰ型Ｐｏｗｅｒ ＭＯＳ ＦＥＴに出力する。

Ｐ型Ｐｏｗｅｒ ＭＯＳ ＦＥＴは信号がＬＯＷのときに図４（Ｃ）に示すような８Ｖの電力をマイクロ波ＦＥＴに供給する。

マイクロ波ＦＥＴはゲート端子にバイアス電圧が印加されていないときにドレイン端子に８Ｖの電圧が印加されるとマイクロ波ＦＥＴのドレイン−ソース間に飽和電流が流れ、熱的に焼損する可能性がある。従って、ドレインスイッチング回路には、マイクロ波ＦＥＴのゲート端子にバイアス電圧が印加されていない場合にはドレイン端子に８Ｖの電圧を供給しないように保護回路が設けられている。

一方、ＦＥＴドライバの回路内にはＦＥＴドライバを保護するための保護ダイオードが設けられている。この保護ダイオードは定格電圧を超える電圧が印加された場合に、ＦＥＴドライバに印加される電圧を０．６Ｖに押さえ、余剰の電圧をＦＴＥドライバの外部に放出させる。

このため、保護回路が作動して第２の正の定圧電源からの電力供給がない場合でも、第１の正の定圧電源から電力が供給され、さらに制御回路に図４（Ａ）に示す信号が入力されると、余剰の電圧がＦＥＴドライバから放出され、ＦＥＴドライバに電源を供給する電源線を伝って図４（Ｄ）に示す４．５Ｖの信号がＰ型Ｐｏｗｅｒ ＭＯＳ ＦＥＴに達する。

このため、Ｐ型Ｐｏｗｅｒ ＭＯＳ ＦＥＴは動作して４．５Ｖの電力をマイクロ波ＦＥＴに供給してしまい、マイクロ波ＦＥＴは焼損する可能性が出てくる。

特開２００９−１６５３１４号公報

従って、ＦＥＴドライバから余剰な電圧の放出があった場合でも負荷に電圧を印加しないスイッチング回路が求められている。

上記の課題を解決するために、第１の正の定圧電源に接続し、入力信号から制御信号を生成する制御回路と、信号入力端子と電源供給端子とを接続する保護ダイオードを有し、第２の正の定圧電源に保護回路を介して接続するＦＥＴドライバと、ドレイン端子が第２の正の定圧電源に保護回路を介して接続し、ゲート端子が第２の正の定圧電源に保護回路及び抵抗を介して接続し、ソース端子が負荷に接続するＰ型Ｐｏｗｅｒ ＭＯＳ ＦＥＴと、第２の正の定圧電源からＦＥＴドライバの電源端子に向かって流れる電流を通過させ、ＦＥＴドライバの電源端子からＰ型Ｐｏｗｅｒ ＭＯＳ ＦＥＴのドレイン端子及びゲート端子に向かって流れる電流を阻止する逆流電流阻止部と、を備えるスイッチング回路を提供する。

第１の実施形態のスイッチング回路の構成を示す図である。 保護回路の構成の例を示す図である。 ＦＥＴドライバの回路構成の例を示す図である。 信号波形を示す図である。 第２の実施形態のスイッチング回路の構成を示す図である。

以下、スイッチング回路の一実施形態について、図面を用いて詳細に説明する。

本実施形態のスイッチング回路は、第１の正の定圧電源に接続し、入力信号から制御信号を生成する制御回路と、信号入力端子と電源供給端子とを接続する保護ダイオードを有し、第２の正の定圧電源に保護回路を介して接続するＦＥＴドライバと、ドレイン端子が第２の正の定圧電源に保護回路を介して接続し、ゲート端子が第２の正の定圧電源に保護回路及び抵抗を介して接続し、ソース端子が負荷に接続するＰ型Ｐｏｗｅｒ ＭＯＳ ＦＥＴと、第２の正の定圧電源からＦＥＴドライバの電源端子に向かって流れる電流を通過させ、ＦＥＴドライバの電源端子からＰ型Ｐｏｗｅｒ ＭＯＳ ＦＥＴのドレイン端子及びゲート端子に向かって流れる電流を阻止する逆流電流阻止部と、を備える。

（第１の実施形態）
図１は、本実施形態のスイッチング回路の構成を示す図である。図１に示すように、スイッチング回路は、第１の正の定圧電源１２に接続し、入力信号から制御信号を生成する制御回路１９と、第２の正の定圧電源１１に保護回路１３を介して接続し、制御信号から駆動信号を生成するＦＥＴドライバ２０と、ドレイン端子が第２の正の定圧電源１１に保護回路１３を介して接続し、ゲート端子が第２の正の定圧電源１１に保護回路１３及び抵抗１８を介して接続し、ソース端子が負荷に接続するＰ型Ｐｏｗｅｒ ＭＯＳ ＦＥＴ１４と、第１の正の定圧電源１２にアノードを接続しＦＥＴドライバ２０の電源端子２０Ｂにカソードを接続した逆流電流阻止部である逆流電流阻止ダイオード１６と、を備える。

例として、第１の正の定圧電源１２を５Ｖ、第２の正の定圧電源１１を８Ｖとする。

保護回路１３は、マイクロ波ＦＥＴ１５のゲート端子にバイアス電圧が印加されていない場合にはドレイン端子に８Ｖの電圧を供給しない様に動作する。

制御回路１９は、入力端子２１から信号が供給されると５Ｖの制御信号をＦＥＴドライバ２０に供給する。

図２は、保護回路１３の構成の例を示す図である。図２に示すように、第１の保護回路用電源１３Ａに接続する定電圧ダイオード１０６と、ゲート端子が抵抗１０４を介して第２の保護回路用電源１０５に接続し、ソース端子が定電圧ダイオード１０６に接続するＮＰＮ型トランジスタ１０３と、一端が第２の正の定圧電源１１に接続し、他端がＮＰＮ型トランジスタ１０３のドレイン端子に接続する抵抗１０１と、ゲート端子がＮＰＮ型トランジスタ１０３のドレイン端子に接続し、ドレイン端子が第２の正の定圧電源１１に接続し、ソース端子が正の出力端子に接続するＰ型Ｐｏｗｅｒ ＭＯＳ ＦＥＴ１０２と、を備える。

負の電圧が正常に第１の保護回路用電源１３Ａから印加されるとＮＰＮ型トランジスタ１０３が短絡となり、抵抗１０１に電流が流れる。抵抗１０１に電流が流れるとＰ型Ｐｏｗｅｒ ＭＯＳ ＦＥＴ１０２のドレイン端子とゲート端子の間の電圧差が大きくなりＰ型Ｐｏｗｅｒ ＭＯＳ ＦＥＴ１０２のドレイン−ソース間が短絡となる。従って、Ｐ型Ｐｏｗｅｒ ＭＯＳ ＦＥＴ１０２のソース端子から電力が供給される。

また、第１の保護回路用電源１３Ａから印加される負の電圧は、端子Ａを介してマイクロ波ＦＥＴ１５のゲート端子に印加される。

負の電圧が正常に第１の保護回路用電源１３Ａから印加されないとＮＰＮ型トランジスタ１０３が開放となり、電力の供給が遮断される。

図３は、ＦＥＴドライバ２０の回路構成の例を示す図である。図３に示すように、ＦＥＴドライバ２０は、信号増幅素子２０Ｅと、ＮＯＴ回路を構成するＣ ＭＯＳ ＩＣ２０Ｆと、を備える。

ＦＥＴドライバ２０は、信号入力端子２０Ｄから信号が入力され、電源端子２０Ｂから回路内部に電力が供給される。

ＦＥＴドライバ２０は信号入力端子２０Ｄと電源供給端子２０Ｂとに接続するダイオードを含む保護ダイオード２０Ａを備える。この保護ダイオード２０Ａは寄生トランジスタが定格以上の電流によってＯＮする、いわゆるラッチアップを防ぐものである。

しかし、余剰の電流が信号入力端子２０Ｄから入力されると、その余剰の電流は信号入力端子２０Ｄと電源供給端子２０Ｂとに接続する保護ダイオード２０Ａを介して電源供給端子２０Ｂから出力される。

従って、従来のスイッチング回路においてはこの余剰の電流によってＰ型Ｐｏｗｅｒ ＭＯＳ ＦＥＴ１４が動作し、負の電圧が正常に第１の保護回路用電源１３Ａから印加されない場合にマイクロ波ＦＥＴ１５のドレイン端子に電力が供給され、マイクロ波ＦＥＴ１５が破壊されることがあった。

図４は、信号波形を示す図である。制御回路１９の制御信号が図４（Ａ）に示すように５Ｖとなると、ＦＥＴドライバ２０は図４（Ｂ）に示すようなＨＩＧＨとＬＯＷとを反転した４．５Ｖの信号を出力端子２０ＣからＰ型Ｐｏｗｅｒ ＭＯＳ ＦＥＴ１４に出力する。

ＦＥＴドライバ２０は、内部に保護ダイオード２０Ａを有する。この保護ダイオード２０Ａは定格電圧を超える電圧が印加された場合に、ＦＥＴドライバ２０に印加される電圧を０．６Ｖに押さえ、余剰の電圧をＦＥＴドライバ２０の外部に放出させる。

抵抗１８は、Ｐ型Ｐｏｗｅｒ ＭＯＳ ＦＥＴ１４のゲート端子に電位差を生じさせる。

Ｐ型Ｐｏｗｅｒ ＭＯＳ ＦＥＴ１４はゲート信号がＬＯＷのときに図４（Ｃ）に示すような８Ｖの電力を負荷であるマイクロ波ＦＥＴ１５に供給する。

逆流電流阻止ダイオード１６は、ＦＥＴドライバ２０の電源端子２０ＢからＰ型Ｐｏｗｅｒ ＭＯＳ ＦＥＴ１４のドレイン端子及びゲート端子に向かって流れる電流を阻止する。

保護回路１３が動作し、第２の正の定圧電源１１から電力が供給されていないときに、制御回路１９に第１の正の定圧電源１２から５Ｖの電力が供給され、図４（Ａ）の様な入力信号が入力された場合について説明する。

逆流電流阻止ダイオード１６がない従来のスイッチング回路の場合、ＦＥＴドライバ２０に印加された余剰の電力は保護ダイオード２０Ａを介して、電源端子２０Ｂから、接続点２２を介して接続点２３からＰ型Ｐｏｗｅｒ ＭＯＳ ＦＥＴ１４のドレイン端子、及び抵抗１８を介してＰ型Ｐｏｗｅｒ ＭＯＳ ＦＥＴ１４のゲート端子に供給される。

従って、入力信号が入ってきた場合、Ｐ型Ｐｏｗｅｒ ＭＯＳ ＦＥＴ１４はスイッチング動作を行って負荷であるマイクロ波ＦＥＴ１５に４．５Ｖの電力を供給する。

これに対し本実施形態においては、第１の正の定圧電源１２に保護回路１３を介してアノードを接続しＦＥＴドライバ２０の電源端子２０Ｂにカソードを接続した逆流電流阻止ダイオード１６を備える。

従って、入力信号が入ってきた場合でも、ＦＥＴドライバ２０に印加された余剰の電力は逆流電流阻止ダイオード１６によって逆流が阻止される。

よって、Ｐ型Ｐｏｗｅｒ ＭＯＳ ＦＥＴ１４はスイッチング動作を行わず、負荷であるマイクロ波ＦＥＴ１５には電力は供給されない。

以上述べたように、本実施形態のスイッチング回路は、第１の正の定圧電源１２に接続し、入力信号から制御信号を生成する制御回路１９と、第２の正の定圧電源１１に保護回路１３を介して接続し、制御信号から駆動信号を生成するＦＥＴドライバ２０と、ドレイン端子が第２の正の定圧電源１１に保護回路１３を介して接続し、ゲート端子が第２の正の定圧電源１１に保護回路１３及び抵抗１８を介して接続し、ソース端子が負荷に接続するＰ型Ｐｏｗｅｒ ＭＯＳ ＦＥＴ１４と、第１の正の定圧電源１２にアノードを接続しＦＥＴドライバ２０の電源端子２０Ｂにカソードを接続した逆流電流阻止ダイオード１６と、を備える。

従って、ＦＥＴドライバから余剰な電圧の放出があった場合でも負荷に電圧を印加しないという効果がある。

（第２の実施形態）
図５は、本実施形態のスイッチング回路の構成を示す図である。図５に示すように、スイッチング回路は、第１の正の定圧電源１２に接続し、入力信号から制御信号を生成する制御回路１９と、第２の正の定圧電源１１に保護回路１３を介して接続し、制御信号から駆動信号を生成するＦＥＴドライバ２０と、ドレイン端子が第２の正の定圧電源１１に保護回路１３を介して接続し、ゲート端子が第２の正の定圧電源１１に保護回路１３及び抵抗１８を介して接続し、ソース端子が負荷に接続するＰ型Ｐｏｗｅｒ ＭＯＳ ＦＥＴ１４と、第２の正の定圧電源１１からＦＥＴドライバ２０の電源端子２０Ｂに向かって流れる電流を通過させ、ＦＥＴドライバ２０の電源端子２０ＢからＰ型Ｐｏｗｅｒ ＭＯＳ ＦＥＴ１４のドレイン端子及びゲート端子に向かって流れる電流をアースする逆流電流阻止部である逆流電流阻止回路１６Ａと、を備える。

例として、第１の正の定圧電源１２を５Ｖ、第２の正の定圧電源１１を８Ｖとする。

保護回路１３は、マイクロ波ＦＥＴ１５のゲート端子にバイアス電圧が印加されていない場合にはドレイン端子に８Ｖの電圧を供給しない様に動作する。

制御回路１９は、入力端子２１から信号が供給されると５Ｖの制御信号をＦＥＴドライバ２０に供給する。

図４は、信号波形を示す図である。制御回路１９の制御信号が図４（Ａ）に示すように５Ｖとなると、ＦＥＴドライバ２０は図４（Ｂ）に示すようなＨＩＧＨとＬＯＷとを反転した４．５Ｖの信号を出力端子２０ＣからＰ型Ｐｏｗｅｒ ＭＯＳ ＦＥＴ１４に出力する。

ＦＥＴドライバ２０は、内部に保護ダイオード２０Ａを有する。この保護ダイオード２０Ａは定格電圧を超える電圧が印加された場合に、ＦＥＴドライバ２０に印加される電圧を０．６Ｖに押さえ、余剰の電圧をＦＥＴドライバ２０の外部に放出させる。

抵抗１８は、Ｐ型Ｐｏｗｅｒ ＭＯＳ ＦＥＴ１４のゲート端子に電位差を生じさせる。

Ｐ型Ｐｏｗｅｒ ＭＯＳ ＦＥＴ１４はゲート信号がＬＯＷのときに図４（Ｃ）に示すような８Ｖの電力を負荷であるマイクロ波ＦＥＴ１５に供給する。

保護回路１３が動作し、第２の正の定圧電源１１から電力が供給されていないときに、制御回路１９に第１の正の定圧電源１２から５Ｖの電力が供給され、図４（Ａ）の様な入力信号が入力された場合について説明する。

逆流電流阻止回路１６Ａは、第２の正の定圧電源１１からＦＥＴドライバ２０の電源端子２０Ｂに向かって流れる電流を通過させ、ＦＥＴドライバ２０の電源端子２０ＢからＰ型Ｐｏｗｅｒ ＭＯＳ ＦＥＴ１４のドレイン端子及びゲート端子に向かって流れる電流を阻止するとともに接地する。

従って、入力信号が入ってきた場合でも、ＦＥＴドライバ２０に印加された余剰の電力は逆流電流阻止回路１６Ａによって逆流が阻止される。

よって、Ｐ型Ｐｏｗｅｒ ＭＯＳ ＦＥＴ１４はスイッチング動作を行わず、負荷であるマイクロ波ＦＥＴ１５には電力は供給されない。

以上述べたように、本実施形態のスイッチング回路は、第１の正の定圧電源１２に接続し、入力信号から制御信号を生成する制御回路１９と、第２の正の定圧電源１１に保護回路１３を介して接続し、制御信号から駆動信号を生成するＦＥＴドライバ２０と、ドレイン端子が第２の正の定圧電源１１に保護回路１３を介して接続し、ゲート端子が第２の正の定圧電源１１に保護回路１３及び抵抗１８を介して接続し、ソース端子が負荷に接続するＰ型Ｐｏｗｅｒ ＭＯＳ ＦＥＴ１４と、第２の正の定圧電源１１からＦＥＴドライバ２０の電源端子２０Ｂに向かって流れる電流を通過させ、ＦＥＴドライバ２０の電源端子２０ＢからＰ型Ｐｏｗｅｒ ＭＯＳ ＦＥＴ１４のドレイン端子及びゲート端子に向かって流れる電流をアースする逆流電流阻止部である逆流電流阻止回路１６Ａと、を備える。

従って、ＦＥＴドライバから余剰な電圧の放出があった場合でも、ＦＥＴドライバ２０を損傷させることなく負荷に電圧を印加しないという効果がある。

いくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１３：保護回路
１４：Ｐ型Ｐｏｗｅｒ ＭＯＳ ＦＥＴ
１５：マイクロ波ＦＥＴ
１６：逆流電流阻止ダイオード
１６Ａ：逆流電流阻止回路
１９：制御回路
２０：ＦＥＴドライバ

Claims (3)

1. 第１の正の定圧電源に接続し、入力信号から制御信号を生成する制御回路と、
   信号入力端子と電源供給端子とを接続する保護ダイオードを有し、第２の正の定圧電源に保護回路を介して接続するＦＥＴドライバと、
   ドレイン端子が前記第２の正の定圧電源に前記保護回路を介して接続し、ゲート端子が前記第２の正の定圧電源に前記保護回路及び抵抗を介して接続し、ソース端子が負荷に接続するＰ型Ｐｏｗｅｒ ＭＯＳ ＦＥＴと、
   前記第２の正の定圧電源から前記ＦＥＴドライバの電源端子に向かって流れる電流を通過させ、前記ＦＥＴドライバの電源端子から前記Ｐ型Ｐｏｗｅｒ ＭＯＳ ＦＥＴのドレイン端子及びゲート端子に向かって流れる電流を阻止する逆流電流阻止部と、
   を備えるスイッチング回路。
2. 前記逆流電流阻止部は、
   前記第１の正の定圧電源にアノードを接続し、前記ＦＥＴドライバの前記電源端子にカソードを接続した逆流電流阻止ダイオードである請求項１記載のスイッチング回路。
3. 前記逆流電流阻止部は、
   前記第２の正の定圧電源から前記ＦＥＴドライバの前記電源端子に向かって流れる電流を通過させ、前記ＦＥＴドライバの前記電源端子から前記Ｐ型Ｐｏｗｅｒ ＭＯＳ ＦＥＴの前記ドレイン端子及び前記ゲート端子に向かって流れる電流を阻止するとともに接地する逆流電流阻止回路である請求項１記載のスイッチング回路。

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