JPH02220469A - 相補型ｍｏｓ論理回路 - Google Patents
相補型ｍｏｓ論理回路Info
- Publication number
- JPH02220469A JPH02220469A JP1041006A JP4100689A JPH02220469A JP H02220469 A JPH02220469 A JP H02220469A JP 1041006 A JP1041006 A JP 1041006A JP 4100689 A JP4100689 A JP 4100689A JP H02220469 A JPH02220469 A JP H02220469A
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- Japan
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- complementary mos
- mos logic
- logic element
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- 230000000295 complement effect Effects 0.000 title claims abstract description 54
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
２系統の電源の相補型ＭＯＳ論理素子が混在する相補型
ＭＯＳＯ８論理回路し、 相補型ＭＯＳ論理素子を有効利用でき、利用率が向上す
ることを目的とし、 動作及び動作停止を行なう第１の電源と、常時動作を行
なう第２の電源と、該第１の電源を供給される第１の相
補型ＭＯＳ論理素子と、該第２の電源を供給される第２
の相補型ＭＯＳＯ８論理素子該第２の相補型ＭＯＳ論３
！Ｉ！素子の出力端子にカソードを接続され、該第１の
相補型ＭＯＳ論理素子の入力端子にアノードを接続され
るダイオードと、該第１の相補型ＭＯＳ論理素子の入力
端子と正の電源端子とに両端を接続されたプルアップ抵
抗とを有し、該第１の相補型ＭＯ５論理素子と該第２の
相補型ＭＯＳ論理素子とを組合わせて構成する。
ＭＯＳＯ８論理回路し、 相補型ＭＯＳ論理素子を有効利用でき、利用率が向上す
ることを目的とし、 動作及び動作停止を行なう第１の電源と、常時動作を行
なう第２の電源と、該第１の電源を供給される第１の相
補型ＭＯＳ論理素子と、該第２の電源を供給される第２
の相補型ＭＯＳＯ８論理素子該第２の相補型ＭＯＳ論３
！Ｉ！素子の出力端子にカソードを接続され、該第１の
相補型ＭＯＳ論理素子の入力端子にアノードを接続され
るダイオードと、該第１の相補型ＭＯＳ論理素子の入力
端子と正の電源端子とに両端を接続されたプルアップ抵
抗とを有し、該第１の相補型ＭＯ５論理素子と該第２の
相補型ＭＯＳ論理素子とを組合わせて構成する。
本発明は相補型ＭＯＳ論理回路に関し、２系統の電源の
相補型ＭＯＳ論理素子が混在する相補型ＭＯＳＯ８論理
回路する。
相補型ＭＯＳ論理素子が混在する相補型ＭＯＳＯ８論理
回路する。
通常、論理素子は１つのパッケージ内に複数個設けられ
ており、パッケージ単位で電源を供給され、これらの論
理素子を組合わせて論理回路が形成される。
ており、パッケージ単位で電源を供給され、これらの論
理素子を組合わせて論理回路が形成される。
論理回路にメモリを０１設し、このメモリをバッテリー
バックアップする必要がある場合には、論理回路全体に
通常の電源を供給する第１の電源と、バッテリーＴｉ源
（第２の電源）とを設け、このバッテリー電源をメモリ
に供給する。また、メモリのチップセレクト信号を出力
するドライバ回路の論ｙＩｉｘ子にもバッテリー電源を
供給してバックアップ時にメモリを非選択とし、メモリ
内容が書換わらないようにする。
バックアップする必要がある場合には、論理回路全体に
通常の電源を供給する第１の電源と、バッテリーＴｉ源
（第２の電源）とを設け、このバッテリー電源をメモリ
に供給する。また、メモリのチップセレクト信号を出力
するドライバ回路の論ｙＩｉｘ子にもバッテリー電源を
供給してバックアップ時にメモリを非選択とし、メモリ
内容が書換わらないようにする。
この場合、バッテリー電源を供給されるパッケージ内の
上記ドライバ以外の論理素子も有効利用することが望ま
しい。
上記ドライバ以外の論理素子も有効利用することが望ま
しい。
（従来の技術〕
第３図は従来回路の一例の回路図を示す。
同図中、インバータ１０．１１．１２は相補型ＭＯＳ（
Ｃ−ＭＯＳ）ｉａｌｌ素子ｒあり、１つのパッケージに
設けられている。またインバータ１３゜１４．１５．１
６もＣ−ＭＯＳ論ＴＪＪ！素子であり、インバータ１０
〜１２とは異なる他のパッケージに設けられている。
Ｃ−ＭＯＳ）ｉａｌｌ素子ｒあり、１つのパッケージに
設けられている。またインバータ１３゜１４．１５．１
６もＣ−ＭＯＳ論ＴＪＪ！素子であり、インバータ１０
〜１２とは異なる他のパッケージに設けられている。
第１の電源１９は論理回路を構成するインバータ１０〜
１６に電圧Ｖ＋ （例えば５Ｖ）の電源を供給し、第
２の電源１９はインバータ１３〜１６に電圧Ｖｚ （
例えば３Ｖ）の電源を供給する。第２の！ａｉ１９は例
えばメモリ（図示せず）のバックアップ用のもので、イ
ンバータ１３〜１５がチップセレクト信号のドライバ回
路を構成している。
１６に電圧Ｖ＋ （例えば５Ｖ）の電源を供給し、第
２の電源１９はインバータ１３〜１６に電圧Ｖｚ （
例えば３Ｖ）の電源を供給する。第２の！ａｉ１９は例
えばメモリ（図示せず）のバックアップ用のもので、イ
ンバータ１３〜１５がチップセレクト信号のドライバ回
路を構成している。
インバータ１６は使用されておらず、不要な反転動作を
行なわないよう入力を電圧ＯＶに固定されている。
行なわないよう入力を電圧ＯＶに固定されている。
Ｃ−ＭＯＳ論理素子は第４図に示す構成である。
同図中、２０はＣ−ＭＯＳＯ８論理素子体であり、入力
端子２１と正の電源端子２２及び負の電源端子２３との
間には夫々保護ダイオード２４．２５が設けられ、出力
端子２６と電源端子２２．２３との間には夫々保護ダイ
オード２７．２８が設けられている。この保護ダイオー
ド２４．２５゜２７．２８はラッチアップを防止するた
めのものである。
端子２１と正の電源端子２２及び負の電源端子２３との
間には夫々保護ダイオード２４．２５が設けられ、出力
端子２６と電源端子２２．２３との間には夫々保護ダイ
オード２７．２８が設けられている。この保護ダイオー
ド２４．２５゜２７．２８はラッチアップを防止するた
めのものである。
第３図におけるインバータ１２の出力をインバータ１６
の入力としてインバータ１６を利用することを考える。
の入力としてインバータ１６を利用することを考える。
この場合、第１の電源が動作停止すると１６の正の７Ｉ
ｉ源端子２２は電Ｆｊ：Ｏｖとなる。このとき第２の電
源で動作しているインバータ１２から入力端子２１にＨ
レベルの信号が入来すると、この信号は保護ダイオード
２４を通って正の電源端子２２側に流れてしまうという
不都合が生じる。
ｉ源端子２２は電Ｆｊ：Ｏｖとなる。このとき第２の電
源で動作しているインバータ１２から入力端子２１にＨ
レベルの信号が入来すると、この信号は保護ダイオード
２４を通って正の電源端子２２側に流れてしまうという
不都合が生じる。
従って、従来インバータ１６は使用することができず、
Ｃ−ＭＯＳ論理素子の利用率が悪いという問題があった
。
Ｃ−ＭＯＳ論理素子の利用率が悪いという問題があった
。
本発明は上記の点に鑑みてなされたもので、Ｃ−ＭＯＳ
論理素子を有効利用でき、利用率が向上する相補型ＭＯ
Ｓ論理回路を提供することを目的とする。
論理素子を有効利用でき、利用率が向上する相補型ＭＯ
Ｓ論理回路を提供することを目的とする。
（課題を解決するための手段）
第１図は本発明回路の原理図を示す。
同図中、第１の電源１は電源供給の動作及び動作停止を
行なう。
行なう。
第２の電源２は、常時電源供給の動作を行なう。
第１の相補型ＭＯＳ論理素子３ａ、３ｂ夫々は、第１の
電源１を供給されて動作する。
電源１を供給されて動作する。
第２の相補型ＭＯＳ論理素子４は、第２の電源２を供給
されて動作する。
されて動作する。
ダイオ−５は、第２の相補型ＭＯＳ論理素子４の出力端
子にカソードを接続され、第１の相補型ＭＯＳ論理素子
３ｂの入力端子にアノードを接続されている。
子にカソードを接続され、第１の相補型ＭＯＳ論理素子
３ｂの入力端子にアノードを接続されている。
プルアップ抵抗６は、第１の相補型ＭＯＳ論理素子３ｂ
の入力端子と正の電源端子とに両端を接続されている。
の入力端子と正の電源端子とに両端を接続されている。
〔０用〕
本発明においては、常時電源を供給される第２の相補型
ＭＯＳ論理素子４と、電源供給が停止することのある第
１の相補型ＭＯＳ論理素子３ｂとの間にダイオード５を
設け、第１の相補型ＭＯＳ論理素子３ｂにプルアップ抵
抗６を設けているため、第１の電源１が動負していると
き第２の相補型ＭＯＳ論理素子４の出力信号が第１の相
補型ＭｏＳ論理素子３ｂに供給され、第１の￥ｉ電源が
動作停止しているときダイオード５が遮断して第２の相
補型ＭＯＳ論理素子４の出力信号が第１の電源１に流れ
込むことが防止される。これによって第１．第２の相補
型ＭＯＳ論理素子を組合わせた論理回路を構成すること
ができ、論理素子を有効に利用できる。
ＭＯＳ論理素子４と、電源供給が停止することのある第
１の相補型ＭＯＳ論理素子３ｂとの間にダイオード５を
設け、第１の相補型ＭＯＳ論理素子３ｂにプルアップ抵
抗６を設けているため、第１の電源１が動負していると
き第２の相補型ＭＯＳ論理素子４の出力信号が第１の相
補型ＭｏＳ論理素子３ｂに供給され、第１の￥ｉ電源が
動作停止しているときダイオード５が遮断して第２の相
補型ＭＯＳ論理素子４の出力信号が第１の電源１に流れ
込むことが防止される。これによって第１．第２の相補
型ＭＯＳ論理素子を組合わせた論理回路を構成すること
ができ、論理素子を有効に利用できる。
第２図は本発明回路の一実施例の回路図を示す。
同図中、第３図と同一部分には同一符号を付し、その説
明を省略する。
明を省略する。
第２図において、第１の電源１９はＭ源配線３０を通し
てインバータ１０，１１．１２夫々に電圧Ｖ＋の電源を
供給し、第２の電源２０は逆流防止用のダイオード３１
及び電源配線３２を通してインバータ１３，１４，１５
．１６に電圧■２の電源を供給している。また、電源配
線３０゜３２問には逆流防止用のダイオード３３が設け
られている。
てインバータ１０，１１．１２夫々に電圧Ｖ＋の電源を
供給し、第２の電源２０は逆流防止用のダイオード３１
及び電源配線３２を通してインバータ１３，１４，１５
．１６に電圧■２の電源を供給している。また、電源配
線３０゜３２問には逆流防止用のダイオード３３が設け
られている。
ダイオード３１．３３は第１の電源の動作時に電圧Ｖ＋
（Ｖ宜〉ｖ２）をインバータ１３〜１５にも供給し
、バッテリー電源である第２の電源の消費を小さくする
ために設けられている。
（Ｖ宜〉ｖ２）をインバータ１３〜１５にも供給し
、バッテリー電源である第２の電源の消費を小さくする
ために設けられている。
インバータ１０の出力端子は直接インバータ１６の入力
端子に接続され、インバータ１６の出力端子はダイオー
ド３５のカソードに接続されている。ダイオード３５の
７ノードはインバータ１１の入力端子に接続され、イン
バータ１１の入力端子と正の電源端子との間はプルアッ
プ抵抗３６が接続されている。また、インバータ１１の
出力端子は直接インバータ１２の入力端子に接続されて
いる。
端子に接続され、インバータ１６の出力端子はダイオー
ド３５のカソードに接続されている。ダイオード３５の
７ノードはインバータ１１の入力端子に接続され、イン
バータ１１の入力端子と正の電源端子との間はプルアッ
プ抵抗３６が接続されている。また、インバータ１１の
出力端子は直接インバータ１２の入力端子に接続されて
いる。
ここで、第１の電源１９の動作時において、インバータ
１６の出力信号がＨレベルであると、インバータ１１の
入力Ｅ？にはプルアップ抵抗３６を介して第１の電源の
電圧ｖ１となり、インバータ１１にＨレベルの信号が供
給される。またインバータ１６の出力信号がＬレベル（
・・ＯＶ）であると、ダイオード３５が導通しインバー
タ１１の入力端子はＬレベルとなる。つまりインバータ
１６の出力信号がインバータ１１に供給されるのでイン
バータ１０．１６，１１．１２は正常に動作する。
１６の出力信号がＨレベルであると、インバータ１１の
入力Ｅ？にはプルアップ抵抗３６を介して第１の電源の
電圧ｖ１となり、インバータ１１にＨレベルの信号が供
給される。またインバータ１６の出力信号がＬレベル（
・・ＯＶ）であると、ダイオード３５が導通しインバー
タ１１の入力端子はＬレベルとなる。つまりインバータ
１６の出力信号がインバータ１１に供給されるのでイン
バータ１０．１６，１１．１２は正常に動作する。
次に第１の電源１９が動作停止して電源配線３０が電圧
Ｏｖとなり、かつ第２の電源がインバータ１３〜１６に
のみ供給されている場合、インバータ１６の出力信号が
Ｈレベルであると、ダイオード３５は逆方向にバイアス
されて遮断し、インバータ１６の出力信号が電源配線３
０に流れ込むことが防止される。また、インバータ１６
の出力信号がＬレベル（−０Ｖ ）のときはダイオード
３５の両端電圧はＯｖでダイオード３５は遮断している
ことは明らかである。
Ｏｖとなり、かつ第２の電源がインバータ１３〜１６に
のみ供給されている場合、インバータ１６の出力信号が
Ｈレベルであると、ダイオード３５は逆方向にバイアス
されて遮断し、インバータ１６の出力信号が電源配線３
０に流れ込むことが防止される。また、インバータ１６
の出力信号がＬレベル（−０Ｖ ）のときはダイオード
３５の両端電圧はＯｖでダイオード３５は遮断している
ことは明らかである。
このように、第２の電源２０に接続されたインバータ１
６と、第１の電源１９に接続されたインバータ１０〜１
２とを混在して論理回路を構成しても、第１の電源１９
の動作停止時に、インバータ１６の出力信号が第１の電
源１９の電源配線３０に流れ込むことはない。これによ
って従来使用できなかったインバータ１６を有効に利用
でき、インバータの利用率が向上する。
６と、第１の電源１９に接続されたインバータ１０〜１
２とを混在して論理回路を構成しても、第１の電源１９
の動作停止時に、インバータ１６の出力信号が第１の電
源１９の電源配線３０に流れ込むことはない。これによ
って従来使用できなかったインバータ１６を有効に利用
でき、インバータの利用率が向上する。
なお、上記第２図の回路ではＣ−ＭＯＳ論理素子をイン
バータとして説明したが、これはナンド、ノア、アンド
、オア等の他のＣ−ＭＯＳ論即素子であっても良く、上
記実施例に限定されない。
バータとして説明したが、これはナンド、ノア、アンド
、オア等の他のＣ−ＭＯＳ論即素子であっても良く、上
記実施例に限定されない。
（発明の効宋）
上述の如く、本発明にＪ：れば第１の電源を供給される
第１の相補型ＭＯＳ論理素子と第２の電源を供給される
第２の相補型ＭＯＳ論理素子とを組合わせて使用でき、
これによって相補型ＭＯＳ論理素子を無駄なく有効に利
用でき、利用効率が向上し、実用上きわめて有用である
。
第１の相補型ＭＯＳ論理素子と第２の電源を供給される
第２の相補型ＭＯＳ論理素子とを組合わせて使用でき、
これによって相補型ＭＯＳ論理素子を無駄なく有効に利
用でき、利用効率が向上し、実用上きわめて有用である
。
４は第２の相補型ＭＯＳ論理素子、
５はダイオード、
６はプルアップ抵抗
を丞す。
Claims (1)
- 【特許請求の範囲】 動作及び動作停止を行なう第１の電源（１）と、常時動
作を行なう第２の電源（２）と、 該第１の電源（１）を供給される第１の相補型ＭＯＳ論
理素子（３ａ、３ｂ）と、 該第２の電源（２）を供給される第２の相補型ＭＯＳ論
理素子（４）と、 該第２の相補型ＭＯＳ論理素子（４）の出力端子にカソ
ードを接続され、該第１の相補型ＭＯＳ論理素子（３ｂ
）の入力端子にアノードを接続されるダイオード（５）
と、 該第１の相補型ＭＯＳ論理素子（３ｂ）の入力端子と正
の電源端子とに両端を接続されたプルアップ抵抗（６）
とを有し、 該第１の相補型ＭＯＳ論理素子（３ａ、３ｂ）と該第２
の相補型ＭＯＳ論理素子（４）とを組合わせて構成した
ことを特徴とする相補型ＭＯＳ論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1041006A JP2633948B2 (ja) | 1989-02-21 | 1989-02-21 | 相補型ｍｏｓ論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1041006A JP2633948B2 (ja) | 1989-02-21 | 1989-02-21 | 相補型ｍｏｓ論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02220469A true JPH02220469A (ja) | 1990-09-03 |
| JP2633948B2 JP2633948B2 (ja) | 1997-07-23 |
Family
ID=12596309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1041006A Expired - Lifetime JP2633948B2 (ja) | 1989-02-21 | 1989-02-21 | 相補型ｍｏｓ論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2633948B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015186078A (ja) * | 2014-03-25 | 2015-10-22 | 株式会社東芝 | スイッチング回路 |
-
1989
- 1989-02-21 JP JP1041006A patent/JP2633948B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015186078A (ja) * | 2014-03-25 | 2015-10-22 | 株式会社東芝 | スイッチング回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2633948B2 (ja) | 1997-07-23 |
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