KR20010041910A - 전력소모를 최소화하기 위하여 미사용 컨피그레이션비트를 파워다운하는 회로 - Google Patents

전력소모를 최소화하기 위하여 미사용 컨피그레이션비트를 파워다운하는 회로 Download PDF

Info

Publication number
KR20010041910A
KR20010041910A KR1020007010214A KR20007010214A KR20010041910A KR 20010041910 A KR20010041910 A KR 20010041910A KR 1020007010214 A KR1020007010214 A KR 1020007010214A KR 20007010214 A KR20007010214 A KR 20007010214A KR 20010041910 A KR20010041910 A KR 20010041910A
Authority
KR
South Korea
Prior art keywords
configuration circuit
coupled
control logic
transistor
output
Prior art date
Application number
KR1020007010214A
Other languages
English (en)
Inventor
죠셉더블유. 트라이스
로드니 드레이크
이고르 워제워다
Original Assignee
씨. 필립 채프맨
마이크로칩 테크놀로지 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 씨. 필립 채프맨, 마이크로칩 테크놀로지 인코포레이티드 filed Critical 씨. 필립 채프맨
Publication of KR20010041910A publication Critical patent/KR20010041910A/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1045—Read-write mode select circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Read Only Memory (AREA)
  • Electronic Switches (AREA)
  • Power Sources (AREA)

Abstract

전력소모를 최소화하기 위하여 컨피그레이션회로들을 파워다운하는 시스템은 주변모듈을 구성하는 적어도 하나의 컨피그레이션회로를 갖는다. 제 2 컨피그레이션회로는 주변모듈 및 적어도 하나의 제 1 컨피그레이션회로에 커플링된다. 제 2 컨피그레이션회로는 주변모듈을 인에이블 및 디세이블하기 위하여 사용된다. 제 2 컨피그레이션회로는 주변모듈이 디세이블된 때 그 적어도 하나의 제 1 컨피그레이션회로의 전류소모를 최소화하기 위하여 그 적어도 하나의 제 1 컨피그레이션회로를 파워다운하는 데 추가로 사용된다.

Description

전력소모를 최소화하기 위하여 미사용 컨피그레이션 비트를 파워다운하는 회로{CIRCUIT FOR POWERING DOWN UNUSED CONFIGURATION BITS TO MINIMIZE POWER CONSUMPTION}
대부분 프로세서들은 하나 또는 그 이상의 주변모듈들을 갖는다. 이 주변모듈들은 일반적으로 주 컨피그레이션 비트(primary configuration bit)를 가질 것이다. 주 컨피그레이션 비트들은 다른 주변모듈들을 인에이블/디세이블하는 데 사용된다. 대부분의 경우에, 주변모듈들은 하나 또는 그 이상의 부 컨피그레이션 비트들(secondary configuration bits)을 추가로 가질 것이다.이 부 컨피그레이션 비트들은 주변모듈들을 “구성하는(configure)”(즉, 캘리브레이션하는(calibrate)) 데 사용된다. 부 컨피그레이션 비트들은 저항들, 전류원 및 다른 유사한 요소들과 같은 주변모듈들내에 있는 튜운 요소들(tune elements)을 미세조정하는(fine) 데 사용된다. 대부분의 용도에서, 주 컨피그레이션 비트들은 EPROM 및 EEPROM 퓨즈들과 같은 프로그램가능한 퓨즈들이다.
컨피그레이션 비트들의 하나의 제한은 컨피그레이션 비트들이 프로그램되지 않았을 때, 전류를 흘릴 수 있다는 점이다. 주변모듈은 해당하는 인에이블/디세이블 컨피그레이션 비트를 프로그램함으로써 디세이블된다. 이것이 되었을 때, 주변모듈을 캘리브레이션하는 데 사용되는 해당 컨피그레이션 비트들이 더 이상 필요하지 않다. 그러나, 프로그램되지 않은 컨피그레이션 비트들이 프로그램되지 않은 상태로 남아 있다면, 그 비트들은 전류를 계속적으로 흐르게 할 것이다.
그러므로, 컨피그레이션 비트들을 파워다운하기 위한 회로를 제공할 필요성이 존재하였다. 이 회로는 해당 주변모듈들이 사용상태에 있지 않을 때 전류소모를 최소화하기 위하여 어떤 사용하지 않는 컨피그레이션 비트들을 파워다운시킬 수 있을 것이다. 또한, 이 회로는 사용하지 않은 컨피그레이션 비트들을 프로그램할 필요없이 전류소모를 최소화하기 위하여 어떤 사용하지 않은 컨피그레이션 비트들을 파워다운시킬 수 있을 것이다.
본 발명은 컨피그레이션 비트들에 관한 것이고, 보다 상세하게는, 사용하지 않는 컨피그레이션 비트들을 프로그램할 필요가 없이 전력소모를 최소화하기 위하여 사용하지 않는 컨피그레이션 비트들이 파워다운될 수 있는 회로에 관한 것이다.
도1은 종래의 주변모듈 및 그 관련 컨피그레이션 퓨즈의 전기 배선도.
도2는 컨피그레이션 퓨즈(configuration fuse)의 상세 전기 배선도.
도3은 관련된 주변모듈이 사용상태에 있지 않은 때 사용하지 않는 컨피그레이션 퓨즈들을 파워 다운하기 위한 회로의 상세 전기 배선도.
본 발명의 목적은 본 발명의 한 실시예에 따라, 컨피그레이션 비트들을 파워다운하기 위한 회로를 제공하는 데 있다.
본 발명의 다른 하나의 목적은, 해당 주변모듈이 사용상태에 있지 않을 때 전류소모를 최소화하기 위하여 어떤 사용하지 않은 컨피그레이션 비트들을 파워다운할 수 있는 회로를 제공하는 것이다.
본 발명의 다른 하나의 목적은, 사용하지 않는 컨피그레이션 비트들을 프로그램할 필요없이 전류소모를 최소화하기 위하여, 어떤 사용하지 않은 컨피그레이션 비트들을 파워다운할 수 있는 회로를 제공하는 것이다.
본 발명의 한 실시예에 따라, 전력소모를 최소화하기 위한 컨피그레이션회로들을 파워다운하는 시스템이 제공된다. 이 시스템은 주변모듈을 구성하는 적어도 하나의 제 1 컨피그레이션회로를 갖는다. 기억소자는 주변모듈 및 적어도 하나의 컨피그레이션회로에 커플링되어 있다. 기억소자는 주변모듈을 인에이블 및 디세이블하기 위하여 사용된다. 기억소자는 주변모듈이 디세이블되었을 때 그 적어도 하나의 컨피그레이션회로의 전력소모를 최소화하기 위하여 그 적어도 하나의 제 1 컨피그레이션회로를 파워다운하는 데 추가로 사용된다. 본 발명의 한 실시예에서는, 기억소자는 제 2 컨피그레이션회로이다.
본 발명의 전술한 목적 및 다른 목적, 특징 및 장점이 첨부도면에 예시된 바와 같이, 본 발명의 바람직한 실시예들의 다음의 보다 상세한 설명으로부터 명백하게 될 것이다.
도1에는 공지 시스템(10)이 도시되어 있다. 시스템(10)은 주변모듈(12)을 갖는다. 주변 모듈(12)은 기억소자(14)에 커플링되어 있다. 기억소자(14)는 버퍼(18)를 통해 보내어지는 출력신호를 발생시킨다. 기억소자(14)로부터의 출력신호는 주변모듈(12)를 인에이블 또는 디세이블하는 데 사용된다. 도1에 보여진 실시예에서는, 기억소자(14)는 프로그램가능한 퓨즈이다. 주변모듈(12)은 또한 하나 또는 그 이상의 캘리브레이션 비트들(calibration bits)(16)을 가질 수 있다. 캘리브레이션 비트들(16)은 주변모듈(12)내에 있는 튜운 요소(tune elements)를 캘리브레이션하거나 미세조정(fine)하는 데 사용된다. 도1에 보여진 실시예에서는, 캘리브레이션 비트들(16)은 또한 프로그램가능한 퓨즈들이다.
주변모듈(12)은 기억소자(14)를 프로그램함으로써 디세이블된다. 주변모듈(12)이 디세이블된 때, 캘리브레이션 비트들(16)은 더 이상 요구되지 않는다. 그러나, 캘리브레이션 비트들(16)이 프로그램되지 않는 상태로 남아 있을 때, 캘리브레이션 비트들(16)은 전류를 계속적으로 흘리게 한다.
도2에서는 컨피그레이션 퓨즈(20)가 도시되어 있다. 컨피그레이션(20)의 메모리 셀(22)이 프로그램되지 않은 때는, 메모리 셀(22)의 문턱전압 Vt는 게이트 전압의 문턱값(즉, 로우셀렉션 전압) 아래에 있다. 그래서, 메모리 셀(22)의 트랜지스터(22A)는 전류를 전도할 수 있게 된다. Sleep 신호(24)가 비활성이라면(즉, Sleep=0), NOR 게이트(26)는 로우신호를 출력하여 트랜지스터(30)가 전류를 전도할 수 있게 한다. NAND 게이트(28)는 하이신호를 출력하여 트랜지스터(32)가 또한 전류를 전도할 수 있게 한다. RBIAS 신호는 또한 하이이다. 이것은 트랜지스터(30)의 소스로부터 RBIS 트랜지스터(34)와 메모리 셀(22)을 거쳐서 트랜지스터(32)로의 전류통로를 가능케 한다. 도1를 다시 살펴보면, 주변모듈(12)를 인에이블/디세이블하는 데 사용되는 기억소자(14)가 주변모듈(12)를 디세이블하도록 프로그램되었을 때는, 주변모듈(12)을 캘리브레이션하는 데 사용되는 해당 캘리브레이션 비트들(16)이 더 이상 요구되지 않는다. 그러나, 캘리브레이션 비트들(16)이 프로그램되지 않고 있을 때는 캘리브레이션 비트들(16)이 전류를 계속적으로 흘리게 할 것이다.
도3을 참고하면, 해당 주변모듈이 사용상태에 있지 않을 때 전류소모를 최소화하는 파워-다운 특징을 갖는 회로(40)이 보여진다. 회로(40)은 2 개의 주요 구성요소: 주 퓨즈 회로(42)와 부 퓨즈 회로(44)를 가진다. 주 퓨즈회로(42)는 주변모듈과 부 퓨즈회로(44)에 커플링되는 출력을 가진다. 주 퓨즈회로(42)는 주변모듈을 인에이블 및 디세이블하는 데 사용되는 출력신호를 제공한다. 그 출력신호는, 주변모듈이 디세이블되었을 때 전류소모를 최소화하기 위하여 부 퓨즈회로(44)를 파워다운하는 데 또한 사용된다.
주 퓨즈회로(42)는 주변모듈을 인에이블/디세이블할 수 있는 어떤 형태의 기억소자일 수 있다. 도3에 보여진 실시예에서는, 주 퓨즈회로(42)는 도2에 보여지고 개시된 컨피그레이션 퓨즈와 유사하다. 그러나, 주 퓨즈회로(42)는 도3에 보여진 실시예에 제한되지 않고, 위에서 설명한 바와 같이, 주 퓨즈회로(42)는 주변모듈을 인에이블/디세이블할 수 있는 어떤 형태의 기억소자의 방식을 취할 수 있다는 점을 주목하여야 한다. 도3에 보여진 주 퓨즈회로(42)는 메모리 셀(46)을 갖는다. 메모리 셀(46)은 주 퓨즈회로(42)의 프로그래밍 상태(프로그램된 상태 또는 프로그램되지 않는 상태)를 유지하는 데 사용된다. 본 발명의 바람직한 실시예에서는, 메모리 셀(46)은 EPROM(Electrical Programmable Read Only Memory) 셀이거나 또는 EEPROM(Electrical Erasable Programmable Read Only Memory) 셀이다. 메모리 셀(46)은 다수의 트랜지스터들에 의해 발생된 프로그래밍 전류에 의해 프로그램된다. 제 1 트랜지스터(48)는 공급전압 VDD에 커플링된 제 1 단자, 제어로직에 커플링된 제 2 단자, 및 제어로직에 또한 커플링된 제 3 단자를 가진다. 제 1 트랜지스터(48)는 메모리 셀(46)이 프로그램되었을 때 제 2 트랜지스터(50)의 드레인을 프로그램된 전압레벨에 유지시키는 데 사용된다. 제 2 트랜지스터(50)는 제 1 트랜지스터(48)의 제 3 단자에 커플링된 제 1 단자, 바이어스 전압 RBIAS에 커플링된 제 2 단자, 및 메모리 셀(46)에 커플링된 제 3 단자를 가진다. 제 3 트랜지스터(52)는 메모리 셀(46)과 제어로직에 커플링된다. 제 3 트랜지스터(52)는 메모리 셀(46)용 풀-다운 장치로서 사용된다. 제 3 트랜지스터(52)는 메모리 셀(46)에 커플링된 제 1 단자, 제어로직에 커플링된 제 2 단자, 및 그라운드에 커플링된 제 3 단자를 갖는다. 도3에 보여진 실시예에서는, 제 1 트랜지스터(48)은 p-채널 트랜지스터이고 제 2 및 제 3 트랜지스터(50 및 52)는 모두 n-채널 트랜지스터이다.
제어로직은 전류흐름을 제어하기 위하여 트랜지스터들에 커플링된다. 제어로직은 SLEEP 신호에 커플링된 인버터(54)를 가진다. SLEEP 신호는 주 퓨즈신호를 파워다운하는 데 사용된다. 인버터(54)의 출력은 NOR 게이트(56)의 제 1 입력에 커플링된다. NOR 게이트(56)의 제 2 입력은 주 퓨즈회로(42)의 출력에 커플링된다. NOR 게이트(56)의 출력은 제 1 트랜지스터(48)의 제 2 단자에 커플링되며, 제 1 트랜지스터(48)를 제어(즉, 활성/비활성)하는 데 사용된다. NAND 게이트(58)는 제 3 트랜지스터(52)에 커플링된 출력을 가진다. NAND 게이트는 제 3 트랜지스터(52)를 제어(즉, 활성/비활성)하는 데 사용된다. NAND 게이트(58)는 제 2 인버터(60)의 출력에 커플링된 제 1 입력과, 주 퓨즈회로(42)의 출력에 커플링된 제 2 입력을 갖는다. 제 2 인버터(60)의 입력은 제 1 인버터(54)의 출력에 커플링된다. 제어로직은 또한 제 3 및 제 4 인버터(62 및 64)를 각각 가진다. 제 3 인버터(62)는 제 1 트랜지스터(48)의 제 3 단자에 커플링된 입력 및 제 4 인버터(64)의 입력에 커플링된 출력을 가진다. 제 4 인버터(64)의 출력은 주 퓨즈회로(42)의 출력에 커플링된다.
제 2 퓨즈회로(44)는 주 퓨즈회로(42)에 유사하다. 제 2 퓨즈회로(44)는 메모리 셀(66)을 가진다. 메모리 셀(66)은 제 2 퓨즈회로(44)의 프로그래밍 상태(프로그램된 상태 또는 프로그램되지 않은 상태)를 유지하는 데 사용된다. 본 발명의 바람직한 실시예에서는, 메모리 셀(66)은 EPROM 메모리 셀이다. 메모리 셀(66)은 다수의 트랜지스터들에 의해 발생된 프로그래밍 전류에 의해 프로그램된다. 제 1 트랜지스터(68)는 공급전압 VDD에 커플링된 제 1 단자, 제어로직에 커플링된 제 2 단자, 및 제어로직에 또한 커플링된 제 3 단자를 가진다. 제 1 트랜지스터(68)는 메모리 셀(66)이 프로그램되었을 때 제 2 트랜지스터(70)의 드레인을 프로그램된 전압레벨에 유지시키는 데 사용된다. 제 2 트랜지스터(70)는 제 1 트랜지스터(68)의 제 3 단자에 커플링된 제 1 단자, 바이어스 전압 RBIAS에 커플링된 제 2 단자, 및 메모리 셀(66)에 커플링된 제 3 단자를 가진다. 제 3 트랜지스터(72)는 메모리 셀(66)과 제어로직에 커플링되어 있다. 제 3 트랜지스터(72)는 메모리 셀(66)용 풀-다운 장치로서 사용된다. 제 3 트랜지스터(72)는 메모리 셀(66)에 커플링된 제 1 단자, 제어로직에 커플링된 제 2 단자, 및 그라운드에 커플링된 제 3 단자를 가진다. 도3에 보여진 실시예에서는, 제 1 트랜지스터(68)는 p-채널 트랜지스터이고, 제 2 및 제 3 트랜지스터(70 및 72)는 모두 n-채널 트랜지스터이다.
제어로직은 부 퓨즈회로(44)의 트랜지스터들에 커플링되어 전류흐름을 제어한다. 제어로직은 SLEEP 신호에 커플링된 제 1 입력과, 주 퓨즈회로(42)의 출력에 커플링된 제 2 입력을 갖는 NOR 게이트(74)를 갖는다. SLEEP 신호는 부 퓨즈회로(44)를 파워다운하는 데 사용된다. NOR 게이트(74)의 출력은 제 2 NOR 게이트(76)의 제 1 입력에 커플링된다. NOR 게이트(76)의 제 2 입력은 부 퓨즈회로(44)의 출력에 커플링된다. NOR 게이트(76)의 출력은 제 1 트랜지스터(68)의 제 2 단자에 커플링되며 제 1 트랜지스터(68)를 제어(즉, 활성/비활성)하는 데 사용된다. NAND 게이트(78)는 제 3 트랜지스터(72)에 커플링된 출력을 갖는다. NAND 게이트(78)는 제 3 트랜지스터(72)를 제어(즉, 활성/비활성)하는 데 사용된다. NAND 게이트(78)는 제 2 인버터(80)의 출력에 커플링된 제 1 입력과, 부 퓨즈회로(44)의 출력에 커플링된 제 2 입력을 가진다. 제 2 인버터(80)의 입력은 NOR 게이트(74)의 출력에 커플링되어 있다. 부 퓨즈회로(44)의 제어로직은 또한 제 3 및 제 4 인버터(82 및 84)를 제각기 갖는다. 제 3 인버터(82)는 제 1 트랜지스터(68)의 제 3 단자에 커플링된 입력과, 제 4 인버터(84)의 입력에 커플링된 출력을 갖는다. 제 4 인버터(84)의 출력은 부 퓨즈회로(44)의 출력에 커플링된다.
주 퓨즈회로(42)가 주변모듈을 디세이블하도록 프로그램되었을 때, 부 퓨즈회로(44)는 어떠한 전류도 흐르지 않도록 하기 위하여 (부 퓨즈회로(44)를 프로그램할 필요가 없이) 파워다운될 필요가 있다. 부 퓨즈회로(44)를 파워다운하는 것은 부 퓨즈회로(44)가 프로그램되었을 때 트랜지스터(70)의 드레인을 유지하도록 설계된 트랜지스터(68) 또는 풀 다운 트랜지스터(72)를 주 퓨즈회로(42)의 출력이 턴오프할 수 있게 함으로써 달성된다. 주 퓨즈회로(42)가 프로그램되었을 때, 주 퓨즈회로(42)의 출력은 NOR 게이트(74)의 입력을 구동하고, NOR 게이트(74)의 출력을 “0”이 되게 할 것이다. 부 퓨즈회로(44)가 파워다운될 필요가 있을 때는, 트랜지스터(68) 또는 트랜지스터(72)중 어느 하나가 턴오프되어 어떠한 전류도 흐르지 않을 것이다. 턴오프될 트랜지스터는 부 퓨즈회로(44)의 최종값에 의존할 것이다. 예를 들면, NOR 게이트(74)의 출력이 “0”의 상태에 있을 때, NOR 게이트(76)의 제 1 출력은 “0”이고, NAND 게이트(78)에 대한 제 1 입력은 “1”일 것이다. 부 퓨즈회로(44)의 최종출력이 “0”이라면, 그 때는 NOR 게이트(76)의 제 2 입력은 “0”이 되고 NOR 게이트(76)의 출력은 “1”이 되어, 트랜지스터(68)를 디세이블시키고 전류가 흐르는 것을 막는다. 부 퓨즈회로(44)의 최종출력이 “1”이라면, 그 때는 NAND 게이트(78)의 제 2 입력이 “1”이 되고, NAND 게이트(78)의 출력이 “0”이 되어, 트랜지스터(72)를 디세이블시키고 전류가 흐르는 것을 막는다.
본 발명은 특히 그의 바람직한 실시예들과 관련하여 보여지고 설명되었지만, 당업자에 의해 본 발명의 원리와 범위로부터 일탈함이 없이 다양한 변경과 개량이 이루어질 수 있다는 것을 이해할 것이다.
본 발명은 주로 전력소모를 최소화할 필요가 있는 하나이상의 주변모듈을 갖는 프로세서에 이용될 수 있다.

Claims (23)

  1. 주변모듈을 구성하기 위한 적어도 하나의 제 1 컨피그레이션회로; 및
    상기 주변모듈에 커플링되고, 상기 적어도 하나의 제 1 컨피그레이션회로에 커플링되며, 또한 상기 주변모듈을 인에이블 및 디세이블하며, 상기 주변모듈이 디세이블되었을 때 상기 적어도 하나의 제 1 컨피그레이션회로의 전류소모를 최소화하기 위하여 상기 적어도 하나의 제 1 컨피그레이션회로를 파워다운하기 위한 기억소자를 포함하는 전력소모를 최소화하기 위하여 컨피그레이션회로을 파워다운하는 시스템.
  2. 제 1 항에 있어서, 상기 기억소자는 상기 주변모듈이 디세이블되고 상기 제 1 컨피그레이션회로가 프로그램되지 않았을 때 상기 제 1 컨피그레이션회로의 전류소모를 최소화하는 시스템.
  3. 제 1 항에 있어서, 상기 기억소자는 제 2 컨피그레이션회로인 시스템.
  4. 제 3 항에 있어서, 상기 제 2 컨피그레이션회로는:
    상기 제 2 컨피그레이션회로의 프로그래밍 상태를 유지하기 위한 제 2 컨피그레이션회로 메모리 셀;
    상기 제 2 컨피그레이션회로 메모리 셀에 커플링되고, 상기 제 2 컨피그레이션회로 메모리 셀에 프로그래밍 전류를 제공하며, 상기 제 2 컨피그레이션회로 메모리 셀이 프로그램되지 않았을 때 전류흐름을 막기 위한 제 2 컨피그레이션회로 전류원; 및
    상기 제 2 컨피그레이션회로전류원에 커플링되고, 상기 제 2 컨피그레이션회로 전류원을 제어하기 위한 제 2 컨피그레이션회로 제어로직을 포함하는 시스템.
  5. 제 4 항에 있어서, 상기 제 2 컨피그레이션회로 메모리 셀은 EPROM 셀인 시스템.
  6. 제 4 항에 있어서, 상기 제 2 컨피그레이션회로 전류원은:
    공급전압원에 커플링된 제 1 단자, 상기 제 2 컨피그레이션회로 제어로직에 커플링된 제 2 단자, 및 상기 제 2 컨피그레이션회로 제어로직에 커플링된 제 3 단자를 갖는 제 1 트랜지스터;
    상기 제 2 컨피그레이션회로 전류원의 상기 제 1 트랜지스터의 상기 제 3 단자에 커플링된 제 1 단자, 바이어스 전압원에 커플링된 제 2 단자, 및 상기 제 2 컨피그레이션회로 메모리 셀에 커플링된 제 3 단자를 갖는 제 2 트랜지스터; 및
    제 2 컨피그레이션회로 메모리 셀에 커플링된 제 1 단자, 상기 제 2 컨피그레이션회로 제어로직에 커플링된 제 2 단자, 및 그라운드에 커플링된 제 3 단자를 갖는 제 3 트랜지스터를 포함하는 시스템.
  7. 제 6 항에 있어서, 상기 제 2 컨피그레이션회로 전류원의 상기 제 1 트랜지스터는 p-채널 트랜지스터인 시스템.
  8. 제 6 항에 있어서, 상기 제 2 컨피그레이션회로 전류원의 상기 제 2 트랜지스터 및 제 3 트랜지스터는 모두 n-채널 트랜지스터인 시스템.
  9. 제 4 항에 있어서, 상기 제 2 컨피그레이션회로 제어로직은:
    상기 제 2 컨피그레이션회로 전류원의 상기 제 1 트랜지스터에 커플링된 출력, 상기 제 2 컨피그레이션회로를 파워다운하기 위한 역 신호(inverted signal)에 커플링된 제 1 입력, 및 상기 제 2 컨피그레이션회로의 출력에 커플링된 제 2 입력을 갖는 제 1 로직 게이트; 및
    상기 제 2 컨피그레이션회로 전류원의 상기 제 3 트랜지스터에 커플링된 출력, 상기 제 2 컨피그레이션회로를 파워다운하기 위한 신호에 커플링된 제 1 입력; 및 상기 제 2 컨피그레이션회로의 상기 출력에 커플링된 제 2 입력을 갖는 제 2 로직 게이트를 포함하는 시스템.
  10. 제 9 항에 있어서, 상기 제 2 컨피그레이션회로 제어로직의 상기 제 1 로직 게이트는 NOR 게이트인 시스템.
  11. 제 9 항에 있어서, 상기 제 2 컨피그레이션회로 제어로직의 상기 제 2 로직 게이트는 NAND 게이트인 시스템.
  12. 제 9 항에 있어서, 상기 제 2 컨피그레이션회로 제어로직은:
    상기 제 2 컨피그레이션회로를 파워다운하기 위한 상기 신호에 커플링된 입력 및 상기 제 2 컨피그레이션회로 제어로직의 상기 제 1 입력에 커플링된 출력을 갖는 제 1 인버터; 및
    상기 제 2 컨피그레이션회로 제어로직의 상기 제 1 인버터의 상기 출력에 커플링된 입력 및 상기 제 2 컨피그레이션회로 제어로직의 상기 제 2 로직 게이트의 상기 제 1 입력에 커플링된 출력을 갖는 제 2 인버터를 추가로 포함하는 시스템.
  13. 제 12 항에 있어서, 상기 제 2 컨피그레이션회로의 상기 제어로직은:
    상기 제 2 컨피그레이션회로 전류원의 상기 제 1 트랜지스터의 상기 제 3 단자에 커플링된 입력을 갖는 제 3 인버터; 및
    상기 제 2 컨피그레이션회로 제어로직의 상기 제 3 인버터의 출력에 커플링된 입력 및 상기 제 2 컨피그레이션회로의 상기 출력에 커플링된 출력을 갖는 제 4 인버터를 추가로 포함하는 시스템.
  14. 제 1 항에 있어서, 상기 적어도 하나의 제 1 컨피그레이션회로의 각각은:
    상기 제 1 컨피그레이션회로의 프로그래밍 상태를 유지하기 위한 제 1 컨피그레이션회로 메모리 셀;
    상기 제 1 컨피그레이션회로 메모리 셀에 커플링되며, 프로그래밍 전류를 상기 제 1 컨피그레이션회로 메모리 셀에 제공하고, 상기 제 1 컨피그레이션회로 메모리 셀이 프로그램되지 않았을 때 전류흐름을 막기 위한 제 1 컨피그레이션회로 전류원; 및
    상기 제 1 컨피그레이션회로 전류원에 커플링되고, 상기 제 1 컨피그레이션회로 전류원을 제어하기 위한 제 1 컨피그레이션회로 제어로직을 포함하는 시스템.
  15. 제 14 항에 있어서, 상기 제 1 컨피그레이션회로 메모리 셀은 EPROM 셀인 시스템.
  16. 제 14 항에 있어서, 상기 제 1 컨피그레이션회로 전류원은:
    공급전압원에 커플링된 제 1 단자, 상기 제 1 컨피그레이션회로 제어로직에 커플링된 제 2 단자, 및 상기 제 1 컨피그레이션회로 제어로직에 커플링된 제 3 단자를 갖는 제 1 트랜지스터;
    상기 제 1 컨피그레이션회로 전류원의 상기 제 1 트랜지스터의 제 3 단자에 커플링된 제 1 단자, 바이어스 전압원에 커플링된 제 2 단자, 및 상기 제 1 컨피그레이션회로 메모리 셀에 커플링된 제 3 단자를 갖는 제 2 트랜지스터; 및
    제 2 컨피그레이션회로 메모리 셀에 커플링된 제 1 단자, 상기 제 1 컨피그레이션회로 제어로직에 커플링된 제 2 단자, 및 그라운드에 커플링된 제 3 단자를 갖는 제 3 트랜지스터를 포함하는 시스템.
  17. 제 16 항에 있어서, 상기 제 1 컨피그레이션회로 전류원의 상기 제 1 트랜지스터는 p-채널 트랜지스터인 시스템.
  18. 제 16 항에 있어서, 상기 제 1 컨피그레이션회로 전류원의 상기 제 2 트랜지스터 및 제 3 트랜지스터는 모두 n-채널 트랜지스터인 시스템.
  19. 제 16 항에 있어서, 상기 제 1 컨피그레이션회로 제어로직은:
    상기 제 1 컨피그레이션회로를 파워다운하기 위한 신호에 커플링된 제 1 입력, 및 상기 기억소자의 출력에 커플링된 제 2 입력을 갖는 제 1 로직 게이트;
    상기 제 1 컨피그레이션회로 전류원의 상기 제 1 트랜지스터에 커플링된 출력, 상기 제 1 컨피그레이션회로 제어로직의 상기 제 1 로직 게이트의 출력에 커플링된 제 1 입력, 및 상기 제 1 컨피그레이션회로의 출력에 커플링된 제 2 입력을 갖는 제 2 로직 게이트; 및
    상기 제 1 컨피그레이션회로 전류원의 상기 제 3 트랜지스터에 커플링된 출력, 상기 제 1 컨피그레이션회로 제어로직의 상기 제 1 로직 게이트의 역 출력신호(inverted output signal)에 커플링된 제 1 입력, 및 상기 제 1 컨피그레이션회로의 상기 출력에 커플링된 제 2 입력을 갖는 제 3 로직 게이트를 포함하는 시스템.
  20. 제 19 항에 있어서, 상기 제 1 컨피그레이션회로 제어로직의 상기 1 로직 게이트 및 제 2 로직 게이트는 모두 NOR 게이트인 시스템.
  21. 제 19 항에 있어서, 상기 제 1 컨피그레이션회로 제어로직의 상기 제 3 로직 게이트는 NAND 게이트인 시스템.
  22. 제 19 항에 있어서, 상기 제 1 컨피그레이션회로 제어로직은 상기 제 1 컨피그레이션회로 제어로직의 상기 제 1 로직 게이트의 상기 출력신호에 커플링된 입력 및 상기 제 1 컨피그레이션회로 제어로직의 상기 제 1 로직 게이트의 상기 제 1 입력에 커플링된 출력을 갖는 제 1 인버터를 추가로 포함하는 시스템.
  23. 제 22 항에 있어서, 상기 제 1 컨피그레이션회로의 상기 제어로직은:
    상기 제 1 컨피그레이션회로 전류원의 상기 제 1 트랜지스터의 상기 제 3 단자에 커플링된 입력을 갖는 제 2 인버터; 및
    상기 제 1 컨피그레이션회로 제어로직의 상기 제 2 인버터의 출력에 커플링된 입력 및 상기 제 1 컨피그레이션회로의 상기 출력에 커플링된 출력을 갖는 제 3 인버터를 추가로 포함하는 시스템.
KR1020007010214A 1999-01-15 2000-01-14 전력소모를 최소화하기 위하여 미사용 컨피그레이션비트를 파워다운하는 회로 KR20010041910A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US9/232,053 1999-01-15
US09/232,053 US6230275B1 (en) 1999-01-15 1999-01-15 Circuit for powering down unused configuration bits to minimize power consumption
PCT/US2000/000926 WO2000042514A1 (en) 1999-01-15 2000-01-14 Circuit for powering down unused configuration bits to minimize power consumption

Publications (1)

Publication Number Publication Date
KR20010041910A true KR20010041910A (ko) 2001-05-25

Family

ID=22871686

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020007010214A KR20010041910A (ko) 1999-01-15 2000-01-14 전력소모를 최소화하기 위하여 미사용 컨피그레이션비트를 파워다운하는 회로

Country Status (6)

Country Link
US (2) US6230275B1 (ko)
EP (1) EP1062586A1 (ko)
JP (1) JP2002535750A (ko)
KR (1) KR20010041910A (ko)
CN (1) CN1294709A (ko)
WO (1) WO2000042514A1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6230275B1 (en) * 1999-01-15 2001-05-08 Microchip Technology Incorporated Circuit for powering down unused configuration bits to minimize power consumption
US6631622B1 (en) 2002-03-22 2003-10-14 Whirlpool Corporation Demand side management of freezer systems
US7430148B2 (en) * 2005-11-17 2008-09-30 Altera Corporation Volatile memory elements with boosted output voltages for programmable logic device integrated circuits

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0798349B2 (ja) 1987-04-10 1995-10-25 三菱化学株式会社 熱可塑性樹脂発泡体の製造方法
US5138198A (en) * 1991-05-03 1992-08-11 Lattice Semiconductor Corporation Integrated programmable logic device with control circuit to power down unused sense amplifiers
JPH07170166A (ja) * 1993-12-13 1995-07-04 Hitachi Ltd 半導体装置
JP3379243B2 (ja) 1994-10-24 2003-02-24 豊田合成株式会社 自動車外装用ブロー成形品
US5765002A (en) * 1995-03-13 1998-06-09 Intel Corporation Method and apparatus for minimizing power consumption in a microprocessor controlled storage device
US5729495A (en) * 1995-09-29 1998-03-17 Altera Corporation Dynamic nonvolatile memory cell
US5561384A (en) * 1995-11-08 1996-10-01 Advanced Micro Devices, Inc. Input/output driver circuit for isolating with minimal power consumption a peripheral component from a core section
US5699312A (en) * 1996-04-18 1997-12-16 Altera Corporation Programmable voltage supply circuitry
US5663902A (en) * 1996-07-18 1997-09-02 Hewlett-Packard Company System and method for disabling static current paths in fuse logic
US6018488A (en) * 1997-06-26 2000-01-25 Kabushiki Kaisha Toshiba Semiconductor memory device and method relieving defect of semiconductor memory device
KR100266663B1 (ko) * 1998-01-31 2000-09-15 김영환 다중 입출력 구조의 메모리 회로
US6101143A (en) * 1998-12-23 2000-08-08 Xilinx, Inc. SRAM shutdown circuit for FPGA to conserve power when FPGA is not in use
US6230275B1 (en) * 1999-01-15 2001-05-08 Microchip Technology Incorporated Circuit for powering down unused configuration bits to minimize power consumption

Also Published As

Publication number Publication date
WO2000042514A1 (en) 2000-07-20
US6463544B2 (en) 2002-10-08
CN1294709A (zh) 2001-05-09
US6230275B1 (en) 2001-05-08
EP1062586A1 (en) 2000-12-27
JP2002535750A (ja) 2002-10-22
US20010018750A1 (en) 2001-08-30

Similar Documents

Publication Publication Date Title
US7564288B2 (en) Semiconductor integrated circuit
US5349243A (en) Latch controlled output driver
KR19990084474A (ko) 저전력 정적 램의 셀 구조
KR100379610B1 (ko) 전압 레벨 차이로 인한 누설 전류를 효과적으로 차단할 수있는 전압 레벨 변환 장치를 구비한 온-칩 시스템
US5101119A (en) CMOS type input buffer circuit for semiconductor device and semiconductor device with the same
US6205077B1 (en) One-time programmable logic cell
KR100210557B1 (ko) 모드 설정용 입력 회로
US5610544A (en) Semiconductor integrated circuit free from through current due to source-voltage drop
US7764108B2 (en) Electrical fuse circuit
US6417716B1 (en) CMOS voltage shifter
US6230275B1 (en) Circuit for powering down unused configuration bits to minimize power consumption
KR100223849B1 (ko) 반도체 메모리장치
JPH06291638A (ja) 半導体装置
JPH04306725A (ja) 半導体装置
KR0170309B1 (ko) 반도체 장치의 출력단 버퍼
KR0182949B1 (ko) 파워-업 구동회로의 안정적인 파워-업 구동방법
JP3841573B2 (ja) トランジスタ回路
JPH07234735A (ja) 内部電源回路
JPH063679B2 (ja) 半導体装置の制御回路
KR100457746B1 (ko) 출력 버퍼
KR0177772B1 (ko) 미사용 입출력 핀의 레벨 설정회로
JP2001118993A (ja) 電源電圧検知回路
KR0167691B1 (ko) 고전압 입출력 버퍼회로
KR200291192Y1 (ko) 반도체장치의 저전력 인버터회로
JP2726736B2 (ja) 半導体記憶装置

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid