JP2002535750A - 未使用構成ビットを電源切断して電力消費量を最小化するための回路 - Google Patents
未使用構成ビットを電源切断して電力消費量を最小化するための回路Info
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Abstract
(57)【要約】
構成回路を電源切断して電力消費量を最小化するためのシステム。そのシステムは、周辺モジュールを構成するための少なくとも１つの第１構成回路を有する。第２構成回路がその周辺モジュールおよびその少なくとも１つの第１構成回路に結合される。その第２構成回路は、その周辺モジュールをイネーブルおよびディスエーブルするために使用される。その第２構成回路はさらに、その周辺モジュールがディスエーブルされる場合に、その少なくとも１つの第１構成回路の電流消費量を最小化するようにその少なくとも１つの第１構成回路を電源切断するために使用される。
Description
【０００１】 本発明は概して、構成ビット（ｃｏｎｆｉｇｕｒａｔｉｏｎ ｂｉｔ）に関し
、より具体的には、未使用の構成ビットを電源切断して、未使用の構成ビットを
プログラムする必要なく電力消費量を最小化することのできる回路に関する。
、より具体的には、未使用の構成ビットを電源切断して、未使用の構成ビットを
プログラムする必要なく電力消費量を最小化することのできる回路に関する。
【０００２】 ほとんどのプロセッサは、１つ以上の周辺モジュールを有する。これらの周辺
モジュールは概して、第１構成ビットを有する。第１構成ビットは、異なる周辺
モジュールをイネーブル／ディセーブルするために用いられる。多くの場合、周
辺モジュールはさらに、第２構成ビットを１つ以上有する。これらの第２構成ビ
ットは、周辺モジュールを「構成」（すなわち、較正）するために用いられる。
第２構成ビットは、抵抗器、電流源、および他の類似の素子などの周辺モジュー
ル内の素子を微調整するために用いられる。多くのアプリケーションにおいて、
第１および第２構成ビットは、ＥＰＲＯＭおよびＥＥＰＲＯＭヒューズのような
プログラマブルヒューズである。
モジュールは概して、第１構成ビットを有する。第１構成ビットは、異なる周辺
モジュールをイネーブル／ディセーブルするために用いられる。多くの場合、周
辺モジュールはさらに、第２構成ビットを１つ以上有する。これらの第２構成ビ
ットは、周辺モジュールを「構成」（すなわち、較正）するために用いられる。
第２構成ビットは、抵抗器、電流源、および他の類似の素子などの周辺モジュー
ル内の素子を微調整するために用いられる。多くのアプリケーションにおいて、
第１および第２構成ビットは、ＥＰＲＯＭおよびＥＥＰＲＯＭヒューズのような
プログラマブルヒューズである。
【０００３】 構成ビットの制約の１つとしては、構成ビットがプログラムされていない場合
に、構成ビットに電流が流れ得る点が挙げられる。周辺モジュールは、対応する
イネーブル／ディセーブル構成ビットをプログラムすることにより、ディセーブ
ルされる。このようにして周辺モジュールがディセーブルされ終えると、周辺モ
ジュールを較正するために用いられる対応構成ビットは、もはや不必要となる。
しかし、プログラムされていない構成ビットをプログラムされていない状態のま
ま放置すると、そのプログラムされていない構成ビットに電流が流れ続ける。
に、構成ビットに電流が流れ得る点が挙げられる。周辺モジュールは、対応する
イネーブル／ディセーブル構成ビットをプログラムすることにより、ディセーブ
ルされる。このようにして周辺モジュールがディセーブルされ終えると、周辺モ
ジュールを較正するために用いられる対応構成ビットは、もはや不必要となる。
しかし、プログラムされていない構成ビットをプログラムされていない状態のま
ま放置すると、そのプログラムされていない構成ビットに電流が流れ続ける。
【０００４】 そのため、構成ビットを電源切断するための回路を提供する必要があった。こ
の回路では、対応する周辺モジュールが未使用の場合に、任意の未使用の構成ビ
ットを電源切断して、電流消費量を最小化することが可能である。さらに、この
回路では、未使用の構成ビットをプログラムする必要なく、任意の未使用の構成
ビットを電源切断して電流消費量を最小化することが可能である。
の回路では、対応する周辺モジュールが未使用の場合に、任意の未使用の構成ビ
ットを電源切断して、電流消費量を最小化することが可能である。さらに、この
回路では、未使用の構成ビットをプログラムする必要なく、任意の未使用の構成
ビットを電源切断して電流消費量を最小化することが可能である。
【０００５】 本発明の一実施形態によれば、本発明の１つの目的は、構成ビットを電源切断
するための回路を提供することである。
するための回路を提供することである。
【０００６】 本発明の別の目的は、対応する周辺モジュールが未使用の場合に、任意の未使
用の構成ビットを電源切断して電流消費量を最小化するための回路を提供するこ
とである。
用の構成ビットを電源切断して電流消費量を最小化するための回路を提供するこ
とである。
【０００７】 本発明のさらに別の目的は、未使用の構成ビットをプログラムする必要なく、
任意の未使用の構成ビットを電源切断して電流消費量を最小化することが可能な
回路を提供することである。
任意の未使用の構成ビットを電源切断して電流消費量を最小化することが可能な
回路を提供することである。
【０００８】 本発明の一実施形態によれば、構成回路を電源切断して電力消費量を最小化す
るためのシステムが開示される。このシステムは、周辺モジュールを構成するた
めの第１構成回路を少なくとも１つ有する。前記周辺モジュールおよび前記少な
くとも１つの第１構成回路には、格納要素が結合される。前記格納要素は、前記
周辺モジュールをイネーブル／ディセーブルするために用いられる。さらに、前
記格納要素は、前記周辺モジュールがディセーブルされた場合に、前記少なくと
も１つの第１構成回路を電源切断して、前記少なくとも１つの第１構成回路の電
流消費量を最小化するために用いられる。本発明の一実施形態において、前記格
納要素は、第２構成回路である。
るためのシステムが開示される。このシステムは、周辺モジュールを構成するた
めの第１構成回路を少なくとも１つ有する。前記周辺モジュールおよび前記少な
くとも１つの第１構成回路には、格納要素が結合される。前記格納要素は、前記
周辺モジュールをイネーブル／ディセーブルするために用いられる。さらに、前
記格納要素は、前記周辺モジュールがディセーブルされた場合に、前記少なくと
も１つの第１構成回路を電源切断して、前記少なくとも１つの第１構成回路の電
流消費量を最小化するために用いられる。本発明の一実施形態において、前記格
納要素は、第２構成回路である。
【０００９】 本発明の前述ならびに他の目的、特徴および利点は、添付図面に図示されてい
るように、以下の本発明の好適な実施例の詳細な説明から明らかである。
るように、以下の本発明の好適な実施例の詳細な説明から明らかである。
【００１０】 図１を参照すると、従来技術によるシステム１０が示されている。システム１
０は、周辺モジュール１２を有する。周辺モジュール１２は、格納要素１４に結
合される。格納要素１４は、バッファ１８を通じて送信される出力信号を生成す
る。格納要素１４からのこの出力信号は、周辺モジュール１２をイネーブルおよ
びディセーブルするために用いられる。図１において図示されている実施形態に
おいて、格納要素１４は、プログラマブルヒューズである。さらに、周辺モジュ
ール１２は、較正ビット１６を１つ以上有する。較正ビット１６は、周辺モジュ
ール１２内の素子を較正または微調整するために用いられる。図１において図示
されている実施形態において、較正ビット１６もまた、プログラマブルヒューズ
である。
０は、周辺モジュール１２を有する。周辺モジュール１２は、格納要素１４に結
合される。格納要素１４は、バッファ１８を通じて送信される出力信号を生成す
る。格納要素１４からのこの出力信号は、周辺モジュール１２をイネーブルおよ
びディセーブルするために用いられる。図１において図示されている実施形態に
おいて、格納要素１４は、プログラマブルヒューズである。さらに、周辺モジュ
ール１２は、較正ビット１６を１つ以上有する。較正ビット１６は、周辺モジュ
ール１２内の素子を較正または微調整するために用いられる。図１において図示
されている実施形態において、較正ビット１６もまた、プログラマブルヒューズ
である。
【００１１】 周辺モジュール１２は、格納要素１４をプログラムすることによりディセーブ
ルされる。周辺モジュール１２がディセーブルされると、較正ビット１６はもは
や不必要となる。しかし、プログラムされないまま放置されると、較正ビット１
６内に電流が流れ続ける。
ルされる。周辺モジュール１２がディセーブルされると、較正ビット１６はもは
や不必要となる。しかし、プログラムされないまま放置されると、較正ビット１
６内に電流が流れ続ける。
【００１２】 図２を参照すると、構成ヒューズ２０が示されている。構成ヒューズ２０のメ
モリセル２２がプログラムされていない場合、メモリセル２２の閾値電圧Ｖtは
、ゲート電圧（すなわち、列選択電圧）の閾値電圧よりも低い。したがって、メ
モリセル２２のトランジスタ２２Ａ内に、電流が流れることが可能となる。スリ
ープ信号２４が非活性状態（すなわち、スリープ＝「０」）の場合、ＮＯＲゲー
ト２６は、ロー信号を出力し、これにより、トランジスタ３０に電流が流れる。
ＮＡＮＤゲート２８は、ハイ信号を出力し、これにより、トランジスタ３２にも
電流が流れる。ＲＢＩＡＳ信号もまたハイ信号である。上記により、トランジス
タ３０のソースから、ＲＢＩＡＳトランジスタ３４およびメモリセル２２、そし
てトランジスタ３２へと通じた電流パスが実現する。もう一度図１を参照すると
、周辺モジュール１２をイネーブル／ディセーブルするために用いられる格納要
素１４が周辺モジュール１２をディセーブルするようプログラムされている場合
、周辺モジュール１２を較正するために用いられる対応する較正ビット１６は、
もはや不必要となる。しかし、プログラムされないまま放置されると、較正ビッ
ト１６内に電流が流れ続ける。
モリセル２２がプログラムされていない場合、メモリセル２２の閾値電圧Ｖtは
、ゲート電圧（すなわち、列選択電圧）の閾値電圧よりも低い。したがって、メ
モリセル２２のトランジスタ２２Ａ内に、電流が流れることが可能となる。スリ
ープ信号２４が非活性状態（すなわち、スリープ＝「０」）の場合、ＮＯＲゲー
ト２６は、ロー信号を出力し、これにより、トランジスタ３０に電流が流れる。
ＮＡＮＤゲート２８は、ハイ信号を出力し、これにより、トランジスタ３２にも
電流が流れる。ＲＢＩＡＳ信号もまたハイ信号である。上記により、トランジス
タ３０のソースから、ＲＢＩＡＳトランジスタ３４およびメモリセル２２、そし
てトランジスタ３２へと通じた電流パスが実現する。もう一度図１を参照すると
、周辺モジュール１２をイネーブル／ディセーブルするために用いられる格納要
素１４が周辺モジュール１２をディセーブルするようプログラムされている場合
、周辺モジュール１２を較正するために用いられる対応する較正ビット１６は、
もはや不必要となる。しかし、プログラムされないまま放置されると、較正ビッ
ト１６内に電流が流れ続ける。
【００１３】 図３を参照すると、対応する周辺モジュールが未使用の場合に電流消費量を最
小化する電源切断特徴を備えた回路４０が図示されている。回路４０は、２つの
主要な構成、すなわち第１ヒューズ回路４２および第２ヒューズ回路４４を有す
る。第１ヒューズ回路４２は、周辺モジュールおよび第２ヒューズ回路４４に結
合された出力を有する。第１ヒューズ回路４２は、周辺モジュールをイネーブル
およびディセーブルするために用いられる出力信号を供給する。さらに、この出
力信号は、周辺モジュールがディセーブルされた場合に、第２ヒューズ回路４４
を電源切断して電流消費量を最小化するために用いられる。
小化する電源切断特徴を備えた回路４０が図示されている。回路４０は、２つの
主要な構成、すなわち第１ヒューズ回路４２および第２ヒューズ回路４４を有す
る。第１ヒューズ回路４２は、周辺モジュールおよび第２ヒューズ回路４４に結
合された出力を有する。第１ヒューズ回路４２は、周辺モジュールをイネーブル
およびディセーブルするために用いられる出力信号を供給する。さらに、この出
力信号は、周辺モジュールがディセーブルされた場合に、第２ヒューズ回路４４
を電源切断して電流消費量を最小化するために用いられる。
【００１４】 第１ヒューズ回路４２は、周辺モジュールをイネーブル／ディセーブルし得る
任意のタイプの格納要素であり得る。図３に図示されている実施形態において、
第１ヒューズ回路４２は、図２において図示および開示されている構成ヒューズ
と類似のものである。しかし、第１ヒューズ回路４２は、図３に図示および上述
の実施形態に限定されるものではなく、周辺モジュールをイネーブル／ディセー
ブルし得る任意のタイプの格納要素の形態をとり得る点に留意されたい。図３に
示す第１ヒューズ回路４２は、メモリセル４６を有する。メモリセル４６は、第
１ヒューズ回路４２のプログラミング状態（プログラムされているか否か）を保
持するために用いられる。本発明の好適な実施形態において、メモリセル４６は
、ＥＰＲＯＭ（電気的プログラマブル読出し専用メモリ）のメモリセルまたはＥ
ＥＰＲＯＭ（電気的消去可能プログラマブル読出し専用メモリ）である。メモリ
セル４６は、複数のトランジスタにより生成されるプログラミング電流によりプ
ログラムされる。第１トランジスタ４８は、供給電圧ＶDDに結合された第１端子
、制御ロジックに結合された第２端子、およびやはり制御ロジックに結合された
第３端子を有する。第１トランジスタ４８は、メモリセル４６がプログラムされ
ている場合に、第２トランジスタ５０のドレインをプログラムされた電圧レベル
で保持するために用いられる。第２トランジスタ５０は、第１トランジスタ４８
の第３端子に結合された第１端子、バイアス電圧ＲＢＩＡＳに結合された第２端
子、およびメモリセル４６に結合された第３端子を有する。第３トランジスタ５
２は、メモリセル４６および制御ロジックに結合される。第３トランジスタ５２
は、メモリセル４６用のプルダウンデバイス（ｐｕｌｌ−ｄｏｗｎ ｄｅｖｉｃ
ｅ）として用いられる。第３トランジスタ５２は、メモリセル４６に結合された
第１端子、制御ロジックに結合された第２端子、および接地された第３端子を有
する。図３に図示されている実施形態において、第１トランジスタ４８は、ｐ−
チャネルのトランジスタであり、第２および第３トランジスタ５０および５２は
、ともにｎ−チャネルのトランジスタである。
任意のタイプの格納要素であり得る。図３に図示されている実施形態において、
第１ヒューズ回路４２は、図２において図示および開示されている構成ヒューズ
と類似のものである。しかし、第１ヒューズ回路４２は、図３に図示および上述
の実施形態に限定されるものではなく、周辺モジュールをイネーブル／ディセー
ブルし得る任意のタイプの格納要素の形態をとり得る点に留意されたい。図３に
示す第１ヒューズ回路４２は、メモリセル４６を有する。メモリセル４６は、第
１ヒューズ回路４２のプログラミング状態（プログラムされているか否か）を保
持するために用いられる。本発明の好適な実施形態において、メモリセル４６は
、ＥＰＲＯＭ（電気的プログラマブル読出し専用メモリ）のメモリセルまたはＥ
ＥＰＲＯＭ（電気的消去可能プログラマブル読出し専用メモリ）である。メモリ
セル４６は、複数のトランジスタにより生成されるプログラミング電流によりプ
ログラムされる。第１トランジスタ４８は、供給電圧ＶDDに結合された第１端子
、制御ロジックに結合された第２端子、およびやはり制御ロジックに結合された
第３端子を有する。第１トランジスタ４８は、メモリセル４６がプログラムされ
ている場合に、第２トランジスタ５０のドレインをプログラムされた電圧レベル
で保持するために用いられる。第２トランジスタ５０は、第１トランジスタ４８
の第３端子に結合された第１端子、バイアス電圧ＲＢＩＡＳに結合された第２端
子、およびメモリセル４６に結合された第３端子を有する。第３トランジスタ５
２は、メモリセル４６および制御ロジックに結合される。第３トランジスタ５２
は、メモリセル４６用のプルダウンデバイス（ｐｕｌｌ−ｄｏｗｎ ｄｅｖｉｃ
ｅ）として用いられる。第３トランジスタ５２は、メモリセル４６に結合された
第１端子、制御ロジックに結合された第２端子、および接地された第３端子を有
する。図３に図示されている実施形態において、第１トランジスタ４８は、ｐ−
チャネルのトランジスタであり、第２および第３トランジスタ５０および５２は
、ともにｎ−チャネルのトランジスタである。
【００１５】 制御ロジックは、電流のフローを制御するためにトランジスタに結合される。
制御ロジックは、スリープ信号に結合されたインバータ５４を有する。スリープ
信号は、第１ヒューズ回路４２を電源切断するために用いられる。インバータ５
４の出力は、ＮＯＲゲート５６の第１入力に結合される。ＮＯＲゲート５６の第
２入力は、第１ヒューズ回路４２の出力に結合される。ＮＯＲゲート５６の出力
は、第１トランジスタ４８の第２端子に結合され、第１トランジスタ４８を制御
する（すなわち、活性化／非活性化する）ために用いられる。ＮＡＮＤゲート５
８は、第３トランジスタ５２に結合された出力を有する。ＮＡＮＤゲートは、第
３トランジスタ５２を制御する（すなわち、活性化／非活性化する）ために用い
られる。ＮＡＮＤゲート５８は、第２インバータ６０の出力に結合された第１入
力と、第１ヒューズ回路４２の出力に結合された第２入力とを有する。第２イン
バータ６０の入力は、第１インバータ５４の出力に結合される。制御ロジックは
さらに、第３および第４インバータ６２および６４をそれぞれ有する。第３イン
バータ６２は、第１トランジスタ４８の第３端子に結合された入力と、第４イン
バータ６４の入力に結合された出力とを有する。第４インバータ６４の出力は、
第１ヒューズ回路４２の出力に結合される。
制御ロジックは、スリープ信号に結合されたインバータ５４を有する。スリープ
信号は、第１ヒューズ回路４２を電源切断するために用いられる。インバータ５
４の出力は、ＮＯＲゲート５６の第１入力に結合される。ＮＯＲゲート５６の第
２入力は、第１ヒューズ回路４２の出力に結合される。ＮＯＲゲート５６の出力
は、第１トランジスタ４８の第２端子に結合され、第１トランジスタ４８を制御
する（すなわち、活性化／非活性化する）ために用いられる。ＮＡＮＤゲート５
８は、第３トランジスタ５２に結合された出力を有する。ＮＡＮＤゲートは、第
３トランジスタ５２を制御する（すなわち、活性化／非活性化する）ために用い
られる。ＮＡＮＤゲート５８は、第２インバータ６０の出力に結合された第１入
力と、第１ヒューズ回路４２の出力に結合された第２入力とを有する。第２イン
バータ６０の入力は、第１インバータ５４の出力に結合される。制御ロジックは
さらに、第３および第４インバータ６２および６４をそれぞれ有する。第３イン
バータ６２は、第１トランジスタ４８の第３端子に結合された入力と、第４イン
バータ６４の入力に結合された出力とを有する。第４インバータ６４の出力は、
第１ヒューズ回路４２の出力に結合される。
【００１６】 第２ヒューズ回路４４は、第１ヒューズ回路４２に類似する。第２ヒューズ回
路４４は、メモリセル６６を有する。メモリセル６６は、第２ヒューズ回路４４
のプログラミング状態（プログラムされているか否か）を保持するために用いら
れる。本発明の好適な実施形態において、メモリセル６６は、ＥＰＲＯＭ（電気
的プログラマブル読出し専用メモリ）のメモリセルである。メモリセル６６は、
複数のトランジスタにより生成されるプログラミング電流によりプログラムされ
る。第１トランジスタ６８は、供給電圧ＶDDに結合された第１端子、制御ロジッ
クに結合された第２端子、およびやはり制御ロジックに結合された第３端子を有
する。第１トランジスタ６８は、メモリセル６６がプログラムされている場合に
、第２トランジスタ７０のドレインをプログラムされた電圧レベルで保持するた
めに用いられる。第２トランジスタ７０は、第１トランジスタ６８の第３端子に
結合された第１端子、バイアス電圧ＲＢＩＡＳに結合された第２端子、およびメ
モリセル６６に結合された第３端子を有する。第３トランジスタ７２は、メモリ
セル６６および制御ロジックに結合される。第３トランジスタ７２は、メモリセ
ル６６用のプルダウンデバイスとして用いられる。第３トランジスタ７２は、メ
モリセル６６に結合された第１端子、制御ロジックに結合された第２端子、およ
び接地された第３端子を有する。図３に図示されている実施形態において、第１
トランジスタ６８はｐ−チャネルのトランジスタであり、第２および第３トラン
ジスタ７０および７２はともにｎ−チャネルのトランジスタである。
路４４は、メモリセル６６を有する。メモリセル６６は、第２ヒューズ回路４４
のプログラミング状態（プログラムされているか否か）を保持するために用いら
れる。本発明の好適な実施形態において、メモリセル６６は、ＥＰＲＯＭ（電気
的プログラマブル読出し専用メモリ）のメモリセルである。メモリセル６６は、
複数のトランジスタにより生成されるプログラミング電流によりプログラムされ
る。第１トランジスタ６８は、供給電圧ＶDDに結合された第１端子、制御ロジッ
クに結合された第２端子、およびやはり制御ロジックに結合された第３端子を有
する。第１トランジスタ６８は、メモリセル６６がプログラムされている場合に
、第２トランジスタ７０のドレインをプログラムされた電圧レベルで保持するた
めに用いられる。第２トランジスタ７０は、第１トランジスタ６８の第３端子に
結合された第１端子、バイアス電圧ＲＢＩＡＳに結合された第２端子、およびメ
モリセル６６に結合された第３端子を有する。第３トランジスタ７２は、メモリ
セル６６および制御ロジックに結合される。第３トランジスタ７２は、メモリセ
ル６６用のプルダウンデバイスとして用いられる。第３トランジスタ７２は、メ
モリセル６６に結合された第１端子、制御ロジックに結合された第２端子、およ
び接地された第３端子を有する。図３に図示されている実施形態において、第１
トランジスタ６８はｐ−チャネルのトランジスタであり、第２および第３トラン
ジスタ７０および７２はともにｎ−チャネルのトランジスタである。
【００１７】 制御ロジックは、電流のフローを制御するために第２ヒューズ回路４４のトラ
ンジスタに結合される。制御ロジックは、スリープ信号に結合された第１入力と
第１ヒューズ回路４２の出力に結合された第２入力とを有するＮＯＲゲート７４
を有する。スリープ信号は、第２ヒューズ回路４４を電源切断するために用いら
れる。ＮＯＲゲート７４の出力は、第２ＮＯＲゲート７６の第１入力に結合され
る。ＮＯＲゲート７６の第２入力は、第２ヒューズ回路４４の出力に結合される
。ＮＯＲゲート７６の出力は、第１トランジスタ６８の第２端子に結合され、第
１トランジスタ６８を制御する（すなわち、活性化／非活性化する）ために用い
られる。ＮＡＮＤゲート７８は、第３トランジスタ７２に結合された出力を有す
る。ＮＡＮＤゲート７８は、第３トランジスタ７２を制御する（すなわち、活性
化／非活性化する）ために用いられる。ＮＡＮＤゲート７８は、第２インバータ
８０の出力に結合された第１入力と、第２ヒューズ回路４４の出力に結合された
第２入力とを有する。第２インバータ８０の入力は、ＮＯＲゲート７４の出力に
結合される。第２ヒューズ回路４４用の制御ロジックはさらに、第３および第４
インバータ８２および８４をそれぞれ有する。第３インバータ８２は、第１トラ
ンジスタ６８の第３端子に結合された入力と、第４インバータ８４の入力に結合
された出力とを有する。第４インバータ８４の出力は、第２ヒューズ回路４４の
出力に結合される。
ンジスタに結合される。制御ロジックは、スリープ信号に結合された第１入力と
第１ヒューズ回路４２の出力に結合された第２入力とを有するＮＯＲゲート７４
を有する。スリープ信号は、第２ヒューズ回路４４を電源切断するために用いら
れる。ＮＯＲゲート７４の出力は、第２ＮＯＲゲート７６の第１入力に結合され
る。ＮＯＲゲート７６の第２入力は、第２ヒューズ回路４４の出力に結合される
。ＮＯＲゲート７６の出力は、第１トランジスタ６８の第２端子に結合され、第
１トランジスタ６８を制御する（すなわち、活性化／非活性化する）ために用い
られる。ＮＡＮＤゲート７８は、第３トランジスタ７２に結合された出力を有す
る。ＮＡＮＤゲート７８は、第３トランジスタ７２を制御する（すなわち、活性
化／非活性化する）ために用いられる。ＮＡＮＤゲート７８は、第２インバータ
８０の出力に結合された第１入力と、第２ヒューズ回路４４の出力に結合された
第２入力とを有する。第２インバータ８０の入力は、ＮＯＲゲート７４の出力に
結合される。第２ヒューズ回路４４用の制御ロジックはさらに、第３および第４
インバータ８２および８４をそれぞれ有する。第３インバータ８２は、第１トラ
ンジスタ６８の第３端子に結合された入力と、第４インバータ８４の入力に結合
された出力とを有する。第４インバータ８４の出力は、第２ヒューズ回路４４の
出力に結合される。
【００１８】 第１ヒューズ回路４２が周辺モジュールをディセーブルするようプログラムさ
れている場合、（第２ヒューズ回路４４をプログラムする必要なく）第２ヒュー
ズ回路４４を電源切断していかなる電流も流れないようにする必要がある。第２
ヒューズ回路４４の電源切断は、第１ヒューズ回路４２の出力をイネーブルして
、第２ヒューズ回路４４がプログラムされている場合にトランジスタ７０のドレ
インを保持するよう設計されているトランジスタ６８かまたはプルダウントラン
ジスタ７２のいずれかをオフ状態にすることにより達成される。第２ヒューズ回
路４４がプログラムされている場合、第１ヒューズ回路４２の出力は、ＮＯＲゲ
ート７４の入力を駆動し、ＮＯＲゲート７４の出力を「０」にさせる。第２ヒュ
ーズ回路４４を電源切断する必要がある場合、トランジスタ６８またはトランジ
スタ７２のいずれかがオフ状態にされ、これにより、電流が流れなくなる。オフ
状態にされるべきトランジスタは、第２ヒューズ回路４４の最終値によって決定
される。例えば、ＮＯＲゲート７４の出力が「０」である場合、ＮＯＲゲート７
６の第１入力は、「０」となり、ＮＯＲゲート７８への第１入力は、「１」とな
る。第２ヒューズ回路４４の最終出力値が「０」であった場合、ＮＯＲゲート７
６の第２入力は「０」となり、ＮＯＲゲート７６の出力は「１」となり、これに
より、トランジスタ６８がディセーブルされ、電流が流れることが防がれる。第
２ヒューズ回路４４の最終出力値が「１」であった場合、次いでＮＡＮＤゲート
７８の第２入力は「１」となり、ＮＡＮＤゲート７８の出力は「０」となり、こ
れにより、トランジスタ７２がディセーブルされ、電流が流れることが防がれる
。
れている場合、（第２ヒューズ回路４４をプログラムする必要なく）第２ヒュー
ズ回路４４を電源切断していかなる電流も流れないようにする必要がある。第２
ヒューズ回路４４の電源切断は、第１ヒューズ回路４２の出力をイネーブルして
、第２ヒューズ回路４４がプログラムされている場合にトランジスタ７０のドレ
インを保持するよう設計されているトランジスタ６８かまたはプルダウントラン
ジスタ７２のいずれかをオフ状態にすることにより達成される。第２ヒューズ回
路４４がプログラムされている場合、第１ヒューズ回路４２の出力は、ＮＯＲゲ
ート７４の入力を駆動し、ＮＯＲゲート７４の出力を「０」にさせる。第２ヒュ
ーズ回路４４を電源切断する必要がある場合、トランジスタ６８またはトランジ
スタ７２のいずれかがオフ状態にされ、これにより、電流が流れなくなる。オフ
状態にされるべきトランジスタは、第２ヒューズ回路４４の最終値によって決定
される。例えば、ＮＯＲゲート７４の出力が「０」である場合、ＮＯＲゲート７
６の第１入力は、「０」となり、ＮＯＲゲート７８への第１入力は、「１」とな
る。第２ヒューズ回路４４の最終出力値が「０」であった場合、ＮＯＲゲート７
６の第２入力は「０」となり、ＮＯＲゲート７６の出力は「１」となり、これに
より、トランジスタ６８がディセーブルされ、電流が流れることが防がれる。第
２ヒューズ回路４４の最終出力値が「１」であった場合、次いでＮＡＮＤゲート
７８の第２入力は「１」となり、ＮＡＮＤゲート７８の出力は「０」となり、こ
れにより、トランジスタ７２がディセーブルされ、電流が流れることが防がれる
。
【００１９】 本発明の好適な実施形態を参照しながら本発明を具体的に図示および説明して
きたが、当業者であれば、本発明において、本発明の精神および範囲から逸脱す
ることなく、形式および詳細において前述および他の変更が為され得ることを理
解する。
きたが、当業者であれば、本発明において、本発明の精神および範囲から逸脱す
ることなく、形式および詳細において前述および他の変更が為され得ることを理
解する。
【図１】 図１は、従来技術による周辺モジュールおよびその関連構成ヒューズの電気的
模式図である。
模式図である。
【図２】 図２は、構成ヒューズの詳細な電気的模式図である。
【図３】 図３は、関連周辺モジュールが未使用の場合に、未使用の構成ヒューズを電源
切断するための回路の詳細な電気的模式図である。
切断するための回路の詳細な電気的模式図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ドレイク， ロドニー アメリカ合衆国 アリゾナ 85283， フ ェニックス， サウス 40ティーエイチ ウェイ 14825 (72)発明者 ウォジェウォダ， イゴール アメリカ合衆国 アリゾナ 85283， テ ンペ， サウス ボナーデン レーン 6521 Ｆターム(参考） 5B011 DA01 DC02 EA09 EB06 LL14 5B014 EB01 FB04 GD33 GD35 HC08 HC13
Claims (23)
- 【請求項１】 構成回路を電源切断して電力消費量を最小化するためのシス
テムであって、該システムは、 周辺モジュールを構成するための少なくとも１つの第１構成回路、および 該周辺モジュールおよび該少なくとも１つの第１構成回路に結合された格納要
素であって、該周辺モジュールをイネーブルおよびディスエーブルするため、お
よび該周辺モジュールがディスエーブルされる場合に該少なくとも１つの第１構
成回路の電流消費量を最小化するように該少なくとも１つの第１構成回路を電源
切断するための格納要素、を組み合わせて含むシステム。 - 【請求項２】 前記格納要素は、前記周辺モジュールがディスエーブルされ
、かつ前記第１構成回路がプログラムされない場合に、該第１構成回路の電流消
費量を最小化する、請求項１に記載の構成回路を電源切断して電力消費量を最小
化するためのシステム。 - 【請求項３】 前記格納要素が第２構成回路である、請求項１に記載の構成
回路を電源切断して電力消費量を最小化するためのシステム。 - 【請求項４】 前記第２構成回路が、 該第２構成回路のプログラミング状態を保持するための第２構成回路メモリセ
ル、 該第２構成回路メモリセルに結合された、プログラミング電流を該第２構成回
路メモリセルに供給し、かつ該第２構成回路メモリセルがプログラムされない場
合に電流フローを防止するための第２構成回路電流源、および 該第２構成回路電流源に結合された、該第２構成回路電流源を制御するための
第２構成回路制御ロジックを含む、請求項３に記載の構成回路を電源切断して電
力消費量を最小化するためのシステム。 - 【請求項５】 前記第２構成回路メモリセルがＥＰＲＯＭ（電気的プログラ
マブル読出し専用メモリ）セルである、請求項４に記載の構成回路を電源切断し
て電力消費量を最小化するためのシステム。 - 【請求項６】 前記第２構成回路電流源が、 供給電圧源に結合された第１端子、前記第２構成回路制御ロジックに結合され
た第２端子、および該第２構成回路制御ロジックに結合された第３端子を有する
第１トランジスタ、 該第２構成回路電流源の該第１トランジスタの該第３端子に結合された第１端
子、バイアス電圧源に結合された第２端子、および前記第２構成回路メモリセル
に結合された第３端子を有する第２トランジスタ、ならびに 該第２構成回路メモリセルに結合された第１端子、該第２構成回路制御ロジッ
クに結合された第２端子、および接地された第３端子を有する第３トランジスタ
を含む、請求項４に記載の構成回路を電源切断して電力消費量を最小化するため
のシステム。 - 【請求項７】 前記第２構成回路電流源の前記第１トランジスタがｐ−チャ
ネルトランジスタである、請求項６に記載の構成回路を電源切断して電力消費量
を最小化するためのシステム。 - 【請求項８】 前記第２構成回路電流源の前記第２トランジスタおよび前記
第３トランジスタがともにｎ−チャネルトランジスタである、請求項６に記載の
構成回路を電源切断して電力消費量を最小化するためのシステム。 - 【請求項９】 前記第２構成回路制御ロジックが、 前記第２構成回路電流源の前記第１トランジスタに結合された出力、前記第２
構成回路を電源切断するための反転信号に結合された第１入力、および該第２構
成回路の出力に結合された第２入力を有する第１ロジックゲート、 該第２構成回路電流源の前記第３トランジスタに結合された出力、該第２構成
回路を電源切断するための信号に結合された第１入力、および該第２構成回路の
該出力に結合された第２入力を有する第２ロジックゲートを含む、請求項４に記
載の構成回路を電源切断して電力消費量を最小化するためのシステム。 - 【請求項１０】 前記第２構成回路制御ロジックの前記第１ロジックゲート
がＮＯＲゲートである、請求項９に記載の構成回路を電源切断して電力消費量を
最小化するためのシステム。 - 【請求項１１】 前記第２構成回路制御ロジックの前記第２ロジックゲート
がＮＡＮＤゲートである、請求項９に記載の構成回路を電源切断して電力消費量
を最小化するためのシステム。 - 【請求項１２】 前記第２構成回路制御ロジックがさらに、 前記第２構成回路を電流切断するための前記信号に結合された入力、および該
第２構成回路制御ロジックの前記第１ロジックゲートの前記第１入力に結合され
た出力を有する第１インバータ、および 該第２構成回路制御ロジックの該第１インバータの該出力に結合された入力、
および該第２構成回路制御ロジックの前記第２ロジックゲートの前記第１入力に
結合された出力を有する第２インバータを含む、請求項９に記載の構成回路を電
源切断して電力消費量を最小化するためのシステム。 - 【請求項１３】 前記第２構成回路の前記制御ロジックがさらに、 前記第２構成回路電流源の前記第１トランジスタの前記第３端子に結合された
入力を有する第３インバータ、ならびに 前記第２構成回路制御ロジックの該第３インバータの出力に結合された入力、
および該第２構成回路の前記出力に結合された出力を有する第４インバータを含
む、請求項１２に記載の構成回路を電源切断して電力消費量を最小化するための
システム。 - 【請求項１４】 前記少なくとも１つの第１構成回路の各々が、 該第１構成回路のプログラミング状態を保持するための第１構成回路メモリセ
ル、 該第１構成回路メモリセルに結合された、プログラミング電流を該第１構成回
路メモリセルに供給し、かつ該第１構成回路メモリセルがプログラムされない場
合に電流フローを防止するための第１構成回路電流源、および 該第１構成回路電流源に結合された、該第１構成回路電流源を制御するための
第１構成回路制御ロジックを含む、請求項１に記載の構成回路を電源切断して電
力消費量を最小化するためのシステム。 - 【請求項１５】 前記第１構成回路メモリセルがＥＰＲＯＭ（電気的プログ
ラマブル読出し専用メモリ）セルである、請求項１４に記載の構成回路を電源切
断して電力消費量を最小化するためのシステム。 - 【請求項１６】 前記第１構成回路電流源が、 供給電圧源に結合された第１端子、前記第１構成回路制御ロジックに結合され
た第２端子、および該第１構成回路制御ロジックに結合された第３端子を有する
第１トランジスタ、 該第１構成回路電流源の該第１トランジスタの該第３端子に結合された第１端
子、バイアス電圧源に結合された第２端子、および前記第１構成回路メモリセル
に結合された第３端子を有する第２トランジスタ、ならびに 該第１構成回路メモリセルに結合された第１端子、該第１構成回路制御ロジッ
クに結合された第２端子、および接地された第３端子を有する第３トランジスタ
を含む、請求項１４に記載の構成回路を電源切断して電力消費量を最小化するた
めのシステム。 - 【請求項１７】 前記第１構成回路電流源の前記第１トランジスタがｐ−チ
ャネルトランジスタである、請求項１６に記載の構成回路を電源切断して電力消
費量を最小化するためのシステム。 - 【請求項１８】 前記第１構成回路電流源の前記第２トランジスタおよび前
記第３トランジスタがともにｎ−チャネルトランジスタである、請求項１６に記
載の構成回路を電源切断して電力消費量を最小化するためのシステム。 - 【請求項１９】 前記第１構成回路制御ロジックが、 前記第１構成回路を電源切断するための信号に結合された第１入力、および前
記格納要素の出力に結合された第２入力を有する第１ロジックゲート、 前記第１構成回路電流源の前記第１トランジスタに結合された出力、該第１構
成回路制御ロジックの該第１ロジックゲートの出力に結合された第１入力、およ
び該第１構成回路の出力に結合された第２入力を有する第２ロジックゲート、な
らびに 該第１構成回路電流源の前記第３トランジスタに結合された出力、該第１構成
回路制御ロジックの該第１ロジックゲートの反転出力信号に結合された第１入力
、および該１構成回路の該出力に結合された第２入力を含む、請求項１６に記載
の構成回路を電源切断して電力消費量を最小化するためのシステム。 - 【請求項２０】 前記第１構成回路制御ロジックの前記第１ロジックゲート
および前記第２ロジックゲートがともにＮＯＲゲートである、請求項１９に記載
の構成回路を電源切断して電力消費量を最小化するためのシステム。 - 【請求項２１】 前記第１構成回路制御ロジックの前記第３ロジックゲート
がＮＡＮＤゲートである、請求項１９に記載の構成回路を電源切断して電力消費
量を最小化するためのシステム。 - 【請求項２２】 前記第１構成回路制御ロジックがさらに、 該第１構成回路制御ロジックの前記第１ロジックゲートの前記出力信号に結合
された入力、および該第１構成回路制御ロジックの該第１ロジックゲートの前記
第１入力に結合された出力を有する第１インバータを含む、請求項１９に記載の
構成回路を電源切断して電力消費量を最小化するためのシステム。 - 【請求項２３】 前記第１構成回路の前記ロジックゲートがさらに、 前記第１構成回路電流源の前記第１トランジスタの前記第３端子に結合された
入力を有する第２インバータ、ならびに 前記第１構成回路制御ロジックの前記第２インバータの出力に結合された入力
、および該第１構成回路の前記出力に結合された出力を有する第３インバータを
含む、請求項２２に記載の構成回路を電源切断して電力消費量を最小化するため
のシステム。
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|---|---|---|---|
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| US09/232,053 | 1999-01-15 | ||
| PCT/US2000/000926 WO2000042514A1 (en) | 1999-01-15 | 2000-01-14 | Circuit for powering down unused configuration bits to minimize power consumption |
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| Publication Number | Publication Date |
|---|---|
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|---|---|---|---|
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-
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-
2000
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- 2001-05-07 US US09/850,214 patent/US6463544B2/en not_active Expired - Lifetime
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