JP2573468B2 - デコード回路 - Google Patents
デコード回路Info
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- JP2573468B2 JP2573468B2 JP6178634A JP17863494A JP2573468B2 JP 2573468 B2 JP2573468 B2 JP 2573468B2 JP 6178634 A JP6178634 A JP 6178634A JP 17863494 A JP17863494 A JP 17863494A JP 2573468 B2 JP2573468 B2 JP 2573468B2
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Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路におけ
るデコード回路に関するものである。
るデコード回路に関するものである。
【０００２】
【従来の技術】マイクロコンピュータにおいては、通
常、内部回路間のデータ転送を共通バスラインを介して
おこなっている。この共通バスライン上のデータをデコ
ードするため、命令デコーダのようなデコード回路が必
要である。図２は、従来のデコード回路の一構成例を示
す回路図である。共通バスライン１の各ラインにはそれ
ぞれラッチ回路２Ａ，２Ｂ，２Ｃ，２Ｄが接続され、こ
れらラッチ回路２Ａ〜２Ｄによりレジスタ２を構成して
いる。各ラッチ回路２Ａ〜２Ｄの出力端にはそれぞれイ
ンバータ３Ａ，３Ｂ，３Ｃ，３Ｄが接続され、さらにこ
れらインバータ３Ａ〜３Ｄにはそれぞれインバータ３
Ｅ，３Ｆ，３Ｇ，３Ｈが接続されている。インバータ３
Ｅ，３Ｆ，３Ｇ，３Ｈからはラッチ回路２Ａ，２Ｂ，２
Ｃ，２Ｄの出力信号Ｑ１，Ｑ２，Ｑ３，Ｑ４が出力さ
れ、インバータ３Ａ，３Ｂ，２Ｃ，３Ｄからは信号Ｑ
１，Ｑ２，Ｑ３，Ｑ４の反転信号Ｑ- １，Ｑ- ２，Ｑ-
３，Ｑ- ４が出力される。多入力ＮＡＮＤゲート４は、
デコードデータに応じて、これら信号Ｑ１〜Ｑ４、Ｑ-
１〜Ｑ- ４が入力するように構成されている。このよう
な従来のデコード回路では、共通バスライン１に伝送さ
れる信号が、レジスタ２の各入力端Ｄ１，Ｄ２，Ｄ３，
Ｄ４に入力され、ラッチ信号Φに同期して該レジスタ２
にラッチされ、ラッチされた内容が各出力端Ｑ１，Ｑ
２，Ｑ３，Ｑ４から出力される。このラッチされたデー
タが、このデコード回路のデコードデータに一致する
と、デコード信号Ｄを出力する。図２のデコード回路で
は、ＮＡＮＤゲート４に信号Ｑ- １，Ｑ２，Ｑ- ３，Ｑ
４，が入力されているから、ラッチデータＱ４，Ｑ３，
Ｑ２，Ｑ１が「１０１０」の場合にデコード信号Ｄを出
力する。
常、内部回路間のデータ転送を共通バスラインを介して
おこなっている。この共通バスライン上のデータをデコ
ードするため、命令デコーダのようなデコード回路が必
要である。図２は、従来のデコード回路の一構成例を示
す回路図である。共通バスライン１の各ラインにはそれ
ぞれラッチ回路２Ａ，２Ｂ，２Ｃ，２Ｄが接続され、こ
れらラッチ回路２Ａ〜２Ｄによりレジスタ２を構成して
いる。各ラッチ回路２Ａ〜２Ｄの出力端にはそれぞれイ
ンバータ３Ａ，３Ｂ，３Ｃ，３Ｄが接続され、さらにこ
れらインバータ３Ａ〜３Ｄにはそれぞれインバータ３
Ｅ，３Ｆ，３Ｇ，３Ｈが接続されている。インバータ３
Ｅ，３Ｆ，３Ｇ，３Ｈからはラッチ回路２Ａ，２Ｂ，２
Ｃ，２Ｄの出力信号Ｑ１，Ｑ２，Ｑ３，Ｑ４が出力さ
れ、インバータ３Ａ，３Ｂ，２Ｃ，３Ｄからは信号Ｑ
１，Ｑ２，Ｑ３，Ｑ４の反転信号Ｑ- １，Ｑ- ２，Ｑ-
３，Ｑ- ４が出力される。多入力ＮＡＮＤゲート４は、
デコードデータに応じて、これら信号Ｑ１〜Ｑ４、Ｑ-
１〜Ｑ- ４が入力するように構成されている。このよう
な従来のデコード回路では、共通バスライン１に伝送さ
れる信号が、レジスタ２の各入力端Ｄ１，Ｄ２，Ｄ３，
Ｄ４に入力され、ラッチ信号Φに同期して該レジスタ２
にラッチされ、ラッチされた内容が各出力端Ｑ１，Ｑ
２，Ｑ３，Ｑ４から出力される。このラッチされたデー
タが、このデコード回路のデコードデータに一致する
と、デコード信号Ｄを出力する。図２のデコード回路で
は、ＮＡＮＤゲート４に信号Ｑ- １，Ｑ２，Ｑ- ３，Ｑ
４，が入力されているから、ラッチデータＱ４，Ｑ３，
Ｑ２，Ｑ１が「１０１０」の場合にデコード信号Ｄを出
力する。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
デコード回路では、ラッチ回路２Ａ〜２Ｄ、インバータ
３Ａ〜３Ｈ、多入力ＮＡＮＤゲート４という多くの回路
要素が必要になると共に、共通バスライン１のデータを
ラッチした信号Ｑだけでなく、その反転信号Ｑ-も必要
になるので、集積回路化した場合、回路形成面積が大き
くなるという問題があった。本発明は、これらの問題を
解決したデコード回路を提供するものである。
デコード回路では、ラッチ回路２Ａ〜２Ｄ、インバータ
３Ａ〜３Ｈ、多入力ＮＡＮＤゲート４という多くの回路
要素が必要になると共に、共通バスライン１のデータを
ラッチした信号Ｑだけでなく、その反転信号Ｑ-も必要
になるので、集積回路化した場合、回路形成面積が大き
くなるという問題があった。本発明は、これらの問題を
解決したデコード回路を提供するものである。
【０００４】
【課題を解決するための手段】前記課題を解決するため
に、本発明のうちの請求項１の発明は、例えば、複数の
信号線（１Ａ〜１Ｄ）により転送されるデータ信号が有
する情報に応答して、デコード信号線から出力信号
（Ｄ）を出力するデコード回路において、第１の電位を
供給する第１の電位供給源（ＶＤＤ）と、第２の電位を
供給する第２の電位供給源（ＶＳＳ）と、第１のスイッ
チ手段（５〜８）と、第２のスイッチ手段（９〜１２）
と、制御手段（１３〜１９）とを、備えている。第１の
スイッチ手段は、前記第１の電位供給源と第１の端子と
の間に電気的に直列接続され、前記複数の信号線の一部
に対応して設けられ、対応する該信号線で転送されるデ
ータ信号の情報に応答して該第１の電位供給源と該第１
の端子を電気的に接続し、該第１の端子に前記第１の電
位を供給する回路である。第２のスイッチ手段は、前記
第２の電位供給源と第２の端子との間に電気的に直列接
続され、前記複数の信号線の他の一部に対応して設けら
れ、対応する該信号線で転送されるデータ信号の情報に
応答して該第２の電位供給源と該第２の端子とを電気的
に接続し、該第２の端子に前記第２の電位を供給する回
路である。また、制御手段は、前記第１の端子及び前記
第２の端子に接続され、前記デコード信号線から予め所
定の電位レベルの出力信号を出力してその電位レベルを
保持し、該第１の端子及び該第２の端子の電位レベルに
応答して、該出力信号の電位レベルを変化して出力し、
その電位レベルを保持する回路である。
に、本発明のうちの請求項１の発明は、例えば、複数の
信号線（１Ａ〜１Ｄ）により転送されるデータ信号が有
する情報に応答して、デコード信号線から出力信号
（Ｄ）を出力するデコード回路において、第１の電位を
供給する第１の電位供給源（ＶＤＤ）と、第２の電位を
供給する第２の電位供給源（ＶＳＳ）と、第１のスイッ
チ手段（５〜８）と、第２のスイッチ手段（９〜１２）
と、制御手段（１３〜１９）とを、備えている。第１の
スイッチ手段は、前記第１の電位供給源と第１の端子と
の間に電気的に直列接続され、前記複数の信号線の一部
に対応して設けられ、対応する該信号線で転送されるデ
ータ信号の情報に応答して該第１の電位供給源と該第１
の端子を電気的に接続し、該第１の端子に前記第１の電
位を供給する回路である。第２のスイッチ手段は、前記
第２の電位供給源と第２の端子との間に電気的に直列接
続され、前記複数の信号線の他の一部に対応して設けら
れ、対応する該信号線で転送されるデータ信号の情報に
応答して該第２の電位供給源と該第２の端子とを電気的
に接続し、該第２の端子に前記第２の電位を供給する回
路である。また、制御手段は、前記第１の端子及び前記
第２の端子に接続され、前記デコード信号線から予め所
定の電位レベルの出力信号を出力してその電位レベルを
保持し、該第１の端子及び該第２の端子の電位レベルに
応答して、該出力信号の電位レベルを変化して出力し、
その電位レベルを保持する回路である。
【０００５】請求項２の発明では、請求項１の発明の制
御手段が、第１電極が前記第２の端子に電気的に接続さ
れ、制御電極が前記第１の端子に電気的に接続され、第
２電極の電位により前記デコード信号線の出力信号
（Ｄ）を制御するＭＯＳトランジスタ（１５）を有して
いる。請求項３の発明では、請求項１の発明の制御手段
が、前記第２のスイッチ手段（９〜１２）と前記第２の
端子との間に配置され、デコード処理を指示する制御信
号（ＥＮ）に応答して、該第２のスイッチ手段と該第２
の端子とを電気的に接続する第３のスイッチ手段（１
３）を有している。請求項４の発明では、請求項１の発
明の制御手段が、初期設定手段（１６）と、保持手段
（１７〜１９）を有している。初期設定手段は、初期設
定信号に応答して、前記出力信号が前記所定の電位レベ
ルを有するのに必要な電位レベルを有する供給信号を発
生する回路である。また、保持手段は、前記初期設定手
段に接続され、前記供給信号に応答して前記出力信号を
前記所定の電位レベルにすると共にその電位レベルを保
持し、前記第１及び前記第２の端子の電位レベルに応答
して、該出力信号の電位レベルを変化して出力すると共
にその電位レベルを保持する回路である。 請求項５の発
明では、請求項１の発明の第１のスイッチ手段（５〜
８）を、制御電極が対応する前記信号線（１Ａ〜１Ｄ）
の一部に接続された第１導電型（Ｐチャンネル型）のＭ
ＯＳトランジスタで構成し、第２のスイッチ手段（９〜
１２）を、制御電極が対応する前記信号線の他の一部に
接続された第２導電型（Ｎチャンネル型）のＭＯＳトラ
ンジスタで構成している。請求項６の発明では、請求項
２の発明の制御手段が、一端が前記ＭＯＳトランジスタ
（１５）の制御電極に接続され、他端が前記ＭＯＳトラ
ンジスタの第１電極に接続された抵抗手段（１４）を有
している。
御手段が、第１電極が前記第２の端子に電気的に接続さ
れ、制御電極が前記第１の端子に電気的に接続され、第
２電極の電位により前記デコード信号線の出力信号
（Ｄ）を制御するＭＯＳトランジスタ（１５）を有して
いる。請求項３の発明では、請求項１の発明の制御手段
が、前記第２のスイッチ手段（９〜１２）と前記第２の
端子との間に配置され、デコード処理を指示する制御信
号（ＥＮ）に応答して、該第２のスイッチ手段と該第２
の端子とを電気的に接続する第３のスイッチ手段（１
３）を有している。請求項４の発明では、請求項１の発
明の制御手段が、初期設定手段（１６）と、保持手段
（１７〜１９）を有している。初期設定手段は、初期設
定信号に応答して、前記出力信号が前記所定の電位レベ
ルを有するのに必要な電位レベルを有する供給信号を発
生する回路である。また、保持手段は、前記初期設定手
段に接続され、前記供給信号に応答して前記出力信号を
前記所定の電位レベルにすると共にその電位レベルを保
持し、前記第１及び前記第２の端子の電位レベルに応答
して、該出力信号の電位レベルを変化して出力すると共
にその電位レベルを保持する回路である。 請求項５の発
明では、請求項１の発明の第１のスイッチ手段（５〜
８）を、制御電極が対応する前記信号線（１Ａ〜１Ｄ）
の一部に接続された第１導電型（Ｐチャンネル型）のＭ
ＯＳトランジスタで構成し、第２のスイッチ手段（９〜
１２）を、制御電極が対応する前記信号線の他の一部に
接続された第２導電型（Ｎチャンネル型）のＭＯＳトラ
ンジスタで構成している。請求項６の発明では、請求項
２の発明の制御手段が、一端が前記ＭＯＳトランジスタ
（１５）の制御電極に接続され、他端が前記ＭＯＳトラ
ンジスタの第１電極に接続された抵抗手段（１４）を有
している。
【０００６】請求項７の発明では、請求項３の発明の制
御手段が、第１電極が前記第２の端子に電気的に接続さ
れ、制御電極が前記第１の端子に電気的に接続され、第
２電極の電位により前記出力信号（Ｄ）の出力を制御す
る制御用ＭＯＳトランジスタ（１５）を有している。請
求項８の発明では、請求項７の発明の制御手段が、第１
電極が前記制御用ＭＯＳトランジスタ（１５）の制御電
極に接続され、第２電極が該制御用ＭＯＳトランジスタ
の第１電極に接続され、制御電極には活性化状態を維持
するのに必要な電位が与えられた抵抗用ＭＯＳトランジ
スタ（１４）を有している。
御手段が、第１電極が前記第２の端子に電気的に接続さ
れ、制御電極が前記第１の端子に電気的に接続され、第
２電極の電位により前記出力信号（Ｄ）の出力を制御す
る制御用ＭＯＳトランジスタ（１５）を有している。請
求項８の発明では、請求項７の発明の制御手段が、第１
電極が前記制御用ＭＯＳトランジスタ（１５）の制御電
極に接続され、第２電極が該制御用ＭＯＳトランジスタ
の第１電極に接続され、制御電極には活性化状態を維持
するのに必要な電位が与えられた抵抗用ＭＯＳトランジ
スタ（１４）を有している。
【０００７】
【作用】本発明によれば、以上のようにデコード回路を
構成したので、複数の信号線によってデータ信号が転送
されると、そのデータ信号の情報に応答して第１及び第
２のスイッチ手段が動作する。第１のスイッチ手段がオ
ン状態になると、第１の電位供給源の第１の電位が第１
の端子に供給され、第２のスイッチ手段がオン状態にな
ると、第２の電位供給源の第２の電位が第２の端子に供
給される。すると、制御手段の制御によってデコード信
号線から出力信号が出力される。従って、前記課題を解
決できるのである。
構成したので、複数の信号線によってデータ信号が転送
されると、そのデータ信号の情報に応答して第１及び第
２のスイッチ手段が動作する。第１のスイッチ手段がオ
ン状態になると、第１の電位供給源の第１の電位が第１
の端子に供給され、第２のスイッチ手段がオン状態にな
ると、第２の電位供給源の第２の電位が第２の端子に供
給される。すると、制御手段の制御によってデコード信
号線から出力信号が出力される。従って、前記課題を解
決できるのである。
【０００８】
【実施例】第１の実施例 図１は、本発明の第１の実施例を示すデコード回路の回
路図である。このデコード回路は、例えば「１０１０」
なるデータをデコードするものである。共通バスライン
１は、異なるデータ信号を伝送する複数の信号線１Ａ〜
１Ｄにより構成されている。信号線１Ａ，１Ｃ下にはＰ
チャンネル型（第１導電型）のＭＯＳトランジスタ（第
１のスイッチ手段）５，７が形成され、これらトランジ
スタ５，７のゲート（制御電極）が信号線１Ａ，１Ｃに
接続されている。トランジスタ５，７は直列接続され、
該トランジスタ５のソースが電源（第１の電位を供給す
る第１の電位供給源）ＶＤＤに接続されている。又、信
号線１Ｂ，１Ｄ下にはＮチャンネル型（第２導電型）の
ＭＯＳトランジスタ（第２のスイッチ手段）１０，１２
が形成され、これらトランジスタ１０，１２のゲート
（制御電極）が信号線１Ｂ，１Ｄに接続されている。ト
ランジスタ１０，１２は直列接続され、該トランジスタ
１０のソースが電源（第２の電位を供給する第２の電位
供給源）ＶＳＳに接続されている。
路図である。このデコード回路は、例えば「１０１０」
なるデータをデコードするものである。共通バスライン
１は、異なるデータ信号を伝送する複数の信号線１Ａ〜
１Ｄにより構成されている。信号線１Ａ，１Ｃ下にはＰ
チャンネル型（第１導電型）のＭＯＳトランジスタ（第
１のスイッチ手段）５，７が形成され、これらトランジ
スタ５，７のゲート（制御電極）が信号線１Ａ，１Ｃに
接続されている。トランジスタ５，７は直列接続され、
該トランジスタ５のソースが電源（第１の電位を供給す
る第１の電位供給源）ＶＤＤに接続されている。又、信
号線１Ｂ，１Ｄ下にはＮチャンネル型（第２導電型）の
ＭＯＳトランジスタ（第２のスイッチ手段）１０，１２
が形成され、これらトランジスタ１０，１２のゲート
（制御電極）が信号線１Ｂ，１Ｄに接続されている。ト
ランジスタ１０，１２は直列接続され、該トランジスタ
１０のソースが電源（第２の電位を供給する第２の電位
供給源）ＶＳＳに接続されている。
【０００９】トランジスタ１２のドレインにはＮチャン
ネル型ＭＯＳトランジスタ（第３のスイッチ手段）１３
のソースが接続され、このトランジスタ１３のゲートに
はデコード処理を指示するイネーブル信号（制御信号）
ＥＮが入力される。トランジスタ７のドレイン側の第１
の端子とトランジスタ１３のドレイン側の第２の端子に
は、抵抗手段、例えばゲート（制御電極）が電源ＶＳＳ
に接続された抵抗用のＰチャンネル型ＭＯＳトランジス
タ１４の第１電極と第２電極がそれぞれ接続されてい
る。トランジスタ１４の第２電極側の第２の端子には、
制御用のＮチャンネル型ＭＯＳトランジスタ１５のソー
ス（第１電極）が接続され、該トランジスタ１５のゲー
ト（制御電極）が、トランジスタ１４の第１電極側の第
１の端子に接続されている。
ネル型ＭＯＳトランジスタ（第３のスイッチ手段）１３
のソースが接続され、このトランジスタ１３のゲートに
はデコード処理を指示するイネーブル信号（制御信号）
ＥＮが入力される。トランジスタ７のドレイン側の第１
の端子とトランジスタ１３のドレイン側の第２の端子に
は、抵抗手段、例えばゲート（制御電極）が電源ＶＳＳ
に接続された抵抗用のＰチャンネル型ＭＯＳトランジス
タ１４の第１電極と第２電極がそれぞれ接続されてい
る。トランジスタ１４の第２電極側の第２の端子には、
制御用のＮチャンネル型ＭＯＳトランジスタ１５のソー
ス（第１電極）が接続され、該トランジスタ１５のゲー
ト（制御電極）が、トランジスタ１４の第１電極側の第
１の端子に接続されている。
【００１０】トランジスタ１５のドレイン（第２電極）
には、初期設定手段であるＰチャンネル型ＭＯＳトラン
ジスタ１６のドレインが接続され、該トランジスタ１６
のソースが、電源ＶＤＤに接続されている。このトラン
ジスタ１６のゲートには、プリチャージ信号（初期設定
信号）ＰＲが入力される。又、トランジスタ１６のドレ
インには、デコード信号Ｄの電位レベルを保持する保持
手段が接続されている。この保持手段は、Ｐチャンネル
型ＭＯＳトランジスタ１７、Ｎチャンネル型ＭＯＳトラ
ンジスタ１８、及びインバータ１９を有している。トラ
ンジスタ１７とトランジスタ１８は直列接続され、電源
ＶＤＤと電源ＶＳＳ間に挿入されている。トランジスタ
１７とトランジスタ１８の接続点には、インバータ１９
の入力端子が接続され、このインバータ１９の出力端子
が、トランジスタ１７，１８のゲートに接続されてい
る。インバータ１９の出力端子には、デコード信号Ｄを
伝達するデコード信号線が接続されている。トランジス
タ１７とトランジスタ１８の接続点は、トランジスタ１
５とトランジスタ１６の接続点に接続されている。これ
らのトランジスタ１３〜１８及びインバータ１９によ
り、制御手段が構成されている。
には、初期設定手段であるＰチャンネル型ＭＯＳトラン
ジスタ１６のドレインが接続され、該トランジスタ１６
のソースが、電源ＶＤＤに接続されている。このトラン
ジスタ１６のゲートには、プリチャージ信号（初期設定
信号）ＰＲが入力される。又、トランジスタ１６のドレ
インには、デコード信号Ｄの電位レベルを保持する保持
手段が接続されている。この保持手段は、Ｐチャンネル
型ＭＯＳトランジスタ１７、Ｎチャンネル型ＭＯＳトラ
ンジスタ１８、及びインバータ１９を有している。トラ
ンジスタ１７とトランジスタ１８は直列接続され、電源
ＶＤＤと電源ＶＳＳ間に挿入されている。トランジスタ
１７とトランジスタ１８の接続点には、インバータ１９
の入力端子が接続され、このインバータ１９の出力端子
が、トランジスタ１７，１８のゲートに接続されてい
る。インバータ１９の出力端子には、デコード信号Ｄを
伝達するデコード信号線が接続されている。トランジス
タ１７とトランジスタ１８の接続点は、トランジスタ１
５とトランジスタ１６の接続点に接続されている。これ
らのトランジスタ１３〜１８及びインバータ１９によ
り、制御手段が構成されている。
【００１１】図３は、図１のデコード回路の要部平面図
である。トランジスタ５，７，１０，１２は、信号線１
Ａ〜１Ｄ下の領域に形成される。信号線１Ａ〜１Ｄ下を
横切って、Ｐ+ 拡散層（第１の拡散領域）３０とＮ+ 拡
散層（第２の拡散領域）３１とが形成されている。Ｐ+
拡散層３０の一端が電源ＶＤＤに接続され、さらにＮ+
拡散層３１の一端が電源ＶＳＳに接続されている。Ｐ+
拡散層３０の他端は図１のトランジスタ１４の第１電極
側の第１の端子に接続され、そのトランジスタ１４の第
２電極側の第２の端子がＮ+ 拡散層３１の他端と接続さ
れている。Ｐ+ 拡散層３０と信号線１Ａ，１Ｃとが交差
する位置に、ゲート電極（制御電極）３２，３３を形成
することにより、トランジスタ５，７が構成される。
又、Ｎ+ 拡散層３１と信号線１Ｂ，１Ｄとが交差する位
置に、ゲート電極（制御電極）３４，３５を形成するこ
とにより、それぞれトランジスタ１０，１２が構成され
る。このようにゲート電極３２〜３５を形成すること
で、デコードデータに応じた所定の信号線下にトランジ
スタ５，７，１０，１２を形成することができる。即
ち、この第１の実施例では、デコードデータが「１０１
０」であるから、デコードデータが伝送された場合、信
号線１Ａ，１Ｃは“Ｌ”レベルとなり、信号線１Ｂ，１
Ｄは“Ｈ”レベルとなる。従って、“Ｌ”レベルとなる
信号線１Ａ，１Ｃ下にはＰチャンネル型ＭＯＳトランジ
スタ５，７が形成され、“Ｈ”レベルとなる信号線１
Ｂ，１Ｄ下にはＮチャンネル型ＭＯＳトランジスタ１
０，１２が形成されるようにゲート電極３２〜３５を形
成する。
である。トランジスタ５，７，１０，１２は、信号線１
Ａ〜１Ｄ下の領域に形成される。信号線１Ａ〜１Ｄ下を
横切って、Ｐ+ 拡散層（第１の拡散領域）３０とＮ+ 拡
散層（第２の拡散領域）３１とが形成されている。Ｐ+
拡散層３０の一端が電源ＶＤＤに接続され、さらにＮ+
拡散層３１の一端が電源ＶＳＳに接続されている。Ｐ+
拡散層３０の他端は図１のトランジスタ１４の第１電極
側の第１の端子に接続され、そのトランジスタ１４の第
２電極側の第２の端子がＮ+ 拡散層３１の他端と接続さ
れている。Ｐ+ 拡散層３０と信号線１Ａ，１Ｃとが交差
する位置に、ゲート電極（制御電極）３２，３３を形成
することにより、トランジスタ５，７が構成される。
又、Ｎ+ 拡散層３１と信号線１Ｂ，１Ｄとが交差する位
置に、ゲート電極（制御電極）３４，３５を形成するこ
とにより、それぞれトランジスタ１０，１２が構成され
る。このようにゲート電極３２〜３５を形成すること
で、デコードデータに応じた所定の信号線下にトランジ
スタ５，７，１０，１２を形成することができる。即
ち、この第１の実施例では、デコードデータが「１０１
０」であるから、デコードデータが伝送された場合、信
号線１Ａ，１Ｃは“Ｌ”レベルとなり、信号線１Ｂ，１
Ｄは“Ｈ”レベルとなる。従って、“Ｌ”レベルとなる
信号線１Ａ，１Ｃ下にはＰチャンネル型ＭＯＳトランジ
スタ５，７が形成され、“Ｈ”レベルとなる信号線１
Ｂ，１Ｄ下にはＮチャンネル型ＭＯＳトランジスタ１
０，１２が形成されるようにゲート電極３２〜３５を形
成する。
【００１２】図４は、図１のタイムチャートであり、こ
の図４を参照しつつ、図１のデコード回路の動作を説明
する。まず、プリチャージ期間になると、プリチャージ
信号ＰＲが“Ｌ”レベルになり、トランジスタ１６がオ
ンする。このため、インバータ１９の入力端子は“Ｈ”
レベルとなり、デコード信号Ｄが“Ｌ”レベルとなる。
プリチャージ期間が終了してプリチャージ信号ＰＲが
“Ｈ”レベルとなっても、トランジスタ１７によってデ
コード信号Ｄがラッチされている。次に、イネーブル信
号ＥＮが“Ｈ”レベルになると、トランジスタ１３がオ
ンする。デコードすべきデータ「１０１０」が共通バス
ライン１に伝送されると、トランジスタ５，７，１０，
１２はすべてオンとなり、電源ＶＤＤから電源ＶＳＳへ
電流が流れ、トランジスタ１４の第１電極と第２電極間
に電位差が生ずる。トランジスタ１４のゲートは電源Ｖ
ＳＳに接続されて常にオンしているので、該トランジス
タ１４は単なる抵抗として機能する。トランジスタ１４
の第１電極と第２電極間に電位差が生ずると、トランジ
スタ１５がオンし、インバータ１９の入力端子は“Ｌ”
レベルに引き下げられる。これにより、デコード信号Ｄ
が“Ｈ”レベルとなる。このデコード信号Ｄはトランジ
スタ１８によりラッチされ、イネーブル信号ＥＮが
“Ｌ”レベルとなっても変化しない。
の図４を参照しつつ、図１のデコード回路の動作を説明
する。まず、プリチャージ期間になると、プリチャージ
信号ＰＲが“Ｌ”レベルになり、トランジスタ１６がオ
ンする。このため、インバータ１９の入力端子は“Ｈ”
レベルとなり、デコード信号Ｄが“Ｌ”レベルとなる。
プリチャージ期間が終了してプリチャージ信号ＰＲが
“Ｈ”レベルとなっても、トランジスタ１７によってデ
コード信号Ｄがラッチされている。次に、イネーブル信
号ＥＮが“Ｈ”レベルになると、トランジスタ１３がオ
ンする。デコードすべきデータ「１０１０」が共通バス
ライン１に伝送されると、トランジスタ５，７，１０，
１２はすべてオンとなり、電源ＶＤＤから電源ＶＳＳへ
電流が流れ、トランジスタ１４の第１電極と第２電極間
に電位差が生ずる。トランジスタ１４のゲートは電源Ｖ
ＳＳに接続されて常にオンしているので、該トランジス
タ１４は単なる抵抗として機能する。トランジスタ１４
の第１電極と第２電極間に電位差が生ずると、トランジ
スタ１５がオンし、インバータ１９の入力端子は“Ｌ”
レベルに引き下げられる。これにより、デコード信号Ｄ
が“Ｈ”レベルとなる。このデコード信号Ｄはトランジ
スタ１８によりラッチされ、イネーブル信号ＥＮが
“Ｌ”レベルとなっても変化しない。
【００１３】もし、共通バスライン１に伝送されるデー
タが「１０１０」以外であると、トランジスタ５，７，
１０，１２の少なくとも一つがオフ状態となり、トラン
ジスタ１４には電流が流れず、デコード信号Ｄが“Ｌ”
レベルのままである。従って、このデコード信号Ｄのレ
ベルにより、共通バスライン１を伝送するデータがデコ
ードデータであるか否かを検出することができる。な
お、トランジスタ１４は、流れる直流電流を減らすた
め、１ＭΩ程度の高抵抗が望ましい。トランジスタ１７
は、インバータ１９の入力端子の“Ｈ”レベルを保持す
るため、５００ＫΩ程度の高抵抗が望ましい。又、図１
のデコード回路はデータ「１０１０」をデコードする回
路であるが、他のデータをデコードする回路について
は、信号線１Ａ〜１Ｄ下に形成するトランジスタを変え
ることにより、容易に実現できる。
タが「１０１０」以外であると、トランジスタ５，７，
１０，１２の少なくとも一つがオフ状態となり、トラン
ジスタ１４には電流が流れず、デコード信号Ｄが“Ｌ”
レベルのままである。従って、このデコード信号Ｄのレ
ベルにより、共通バスライン１を伝送するデータがデコ
ードデータであるか否かを検出することができる。な
お、トランジスタ１４は、流れる直流電流を減らすた
め、１ＭΩ程度の高抵抗が望ましい。トランジスタ１７
は、インバータ１９の入力端子の“Ｈ”レベルを保持す
るため、５００ＫΩ程度の高抵抗が望ましい。又、図１
のデコード回路はデータ「１０１０」をデコードする回
路であるが、他のデータをデコードする回路について
は、信号線１Ａ〜１Ｄ下に形成するトランジスタを変え
ることにより、容易に実現できる。
【００１４】この第１の実施例では、次のような利点が
ある。 （ａ） 本実施例のデコード回路では、信号線１Ａ〜１
Ｄ上の信号の反転信号は不要である。しかも、共通バス
ライン領域の下部に形成することができるので、チップ
面積を有効に利用することができる。 （ｂ） トランジスタ１３〜１５により、トランジスタ
５，７，１０，１２を介してそれぞれ電源ＶＤＤ，ＶＳ
Ｓの電位が供給されたとき、デコード信号Ｄを出力させ
るようにしたので、消費電流を生じることなく、所定の
データ信号に対するデコード結果をデコード信号Ｄとし
て出力することができる。即ち、本実施例では、デコー
ド信号Ｄを出力することを指示する電源ＶＤＤ，ＶＳＳ
の電位を、それぞれデータ信号に応答して動作するトラ
ンジスタ５，７，１０，１２を介してトランジスタ１３
〜１５に供給して、デコード信号Ｄの出力を制御する
際、この電源ＶＤＤ，ＶＳＳの電位がトランジスタ１３
〜１５に供給されたか否かに応答して、デコード信号Ｄ
を出力するようにしている。そのため、消費電流が生ず
るとすれば、トランジスタ１３〜１５に電源ＶＤＤ，Ｖ
ＳＳの電位が供給されるとき、つまりトランジスタ５，
７，１０，１２がともに活性化された時のみである。従
って、本実施例のデコード回路は、低消費電流で駆動す
ることができる。
ある。 （ａ） 本実施例のデコード回路では、信号線１Ａ〜１
Ｄ上の信号の反転信号は不要である。しかも、共通バス
ライン領域の下部に形成することができるので、チップ
面積を有効に利用することができる。 （ｂ） トランジスタ１３〜１５により、トランジスタ
５，７，１０，１２を介してそれぞれ電源ＶＤＤ，ＶＳ
Ｓの電位が供給されたとき、デコード信号Ｄを出力させ
るようにしたので、消費電流を生じることなく、所定の
データ信号に対するデコード結果をデコード信号Ｄとし
て出力することができる。即ち、本実施例では、デコー
ド信号Ｄを出力することを指示する電源ＶＤＤ，ＶＳＳ
の電位を、それぞれデータ信号に応答して動作するトラ
ンジスタ５，７，１０，１２を介してトランジスタ１３
〜１５に供給して、デコード信号Ｄの出力を制御する
際、この電源ＶＤＤ，ＶＳＳの電位がトランジスタ１３
〜１５に供給されたか否かに応答して、デコード信号Ｄ
を出力するようにしている。そのため、消費電流が生ず
るとすれば、トランジスタ１３〜１５に電源ＶＤＤ，Ｖ
ＳＳの電位が供給されるとき、つまりトランジスタ５，
７，１０，１２がともに活性化された時のみである。従
って、本実施例のデコード回路は、低消費電流で駆動す
ることができる。
【００１５】第２の実施例 図５は、本発明の第２の実施例を示すデコード回路の回
路図である。この実施例では、すべての信号線１Ａ〜１
Ｄ下にＰチャンネル型ＭＯＳトランジスタ（第１のスイ
ッチ手段）５，６，７，８とＮチャンネル型ＭＯＳトラ
ンジスタ（第２のスイッチ手段）９，１０，１１，１２
とを形成し、デコードすべきデータに応じてこれらトラ
ンジスタ５〜１２の閾値電圧ＶＴを制御している。例え
ば、データ「１０１０」をデコードするデコード回路の
場合には、トランジスタ６，８，９，１１の閾値電圧Ｖ
Ｔ＝０Ｖとなるように、図３の拡散層３０，３１にイオ
ン注入をおこなう。閾値電圧ＶＴ＝０Ｖであるので、ト
ランジスタ６，８，９，１１は常にオンとなる。他のト
ランジスタ５，７，１０，１２は、閾値電圧ＶＴが所定
値となるように形成される。即ち、トランジスタ６，
８，９，１１はデプレッション型であり、トランジスタ
５，７，１０，１２はエンハンスメント型である。
路図である。この実施例では、すべての信号線１Ａ〜１
Ｄ下にＰチャンネル型ＭＯＳトランジスタ（第１のスイ
ッチ手段）５，６，７，８とＮチャンネル型ＭＯＳトラ
ンジスタ（第２のスイッチ手段）９，１０，１１，１２
とを形成し、デコードすべきデータに応じてこれらトラ
ンジスタ５〜１２の閾値電圧ＶＴを制御している。例え
ば、データ「１０１０」をデコードするデコード回路の
場合には、トランジスタ６，８，９，１１の閾値電圧Ｖ
Ｔ＝０Ｖとなるように、図３の拡散層３０，３１にイオ
ン注入をおこなう。閾値電圧ＶＴ＝０Ｖであるので、ト
ランジスタ６，８，９，１１は常にオンとなる。他のト
ランジスタ５，７，１０，１２は、閾値電圧ＶＴが所定
値となるように形成される。即ち、トランジスタ６，
８，９，１１はデプレッション型であり、トランジスタ
５，７，１０，１２はエンハンスメント型である。
【００１６】デコードすべきデータが共通バスライン１
に伝送されると、トランジスタ５，７，１０，１２がオ
ンする。トランジスタ６，８，９，１１は閾値電圧ＶＴ
＝０Ｖで常にオンなので、すべてのトランジスタ５〜１
２がオンし、トランジスタ１４に電流が流れる。これに
より、トランジスタ１４の第１電極と第２電極間に電位
差が発生し、前記第１の実施例と同様にこの電位差を検
出する。この第２の実施例では、前記第１の実施例とほ
ぼ同様の利点を有する他に、トランジスタ５〜１２の閾
値電圧ＶＴを所望の値に設定して、所望のデコードレベ
ルにする場合に、図３の拡散層３０，３１の拡散濃度を
変えることのみで、該トランジスタ５〜１２の所望の閾
値電圧ＶＴを容易に得ることができる。なお、本発明は
上記実施例に限定されず、種々の変形が可能である。例
えば、Ｐチャンネル型ＭＯＳトランジスタ１４は、Ｎチ
ャンネル型ＭＯＳトランジスタや高抵抗体でもよい。
又、これらトランジスタや高抵抗の両端間の電位差の変
化を検出できるものであれば、他の回路構成でもよい。
に伝送されると、トランジスタ５，７，１０，１２がオ
ンする。トランジスタ６，８，９，１１は閾値電圧ＶＴ
＝０Ｖで常にオンなので、すべてのトランジスタ５〜１
２がオンし、トランジスタ１４に電流が流れる。これに
より、トランジスタ１４の第１電極と第２電極間に電位
差が発生し、前記第１の実施例と同様にこの電位差を検
出する。この第２の実施例では、前記第１の実施例とほ
ぼ同様の利点を有する他に、トランジスタ５〜１２の閾
値電圧ＶＴを所望の値に設定して、所望のデコードレベ
ルにする場合に、図３の拡散層３０，３１の拡散濃度を
変えることのみで、該トランジスタ５〜１２の所望の閾
値電圧ＶＴを容易に得ることができる。なお、本発明は
上記実施例に限定されず、種々の変形が可能である。例
えば、Ｐチャンネル型ＭＯＳトランジスタ１４は、Ｎチ
ャンネル型ＭＯＳトランジスタや高抵抗体でもよい。
又、これらトランジスタや高抵抗の両端間の電位差の変
化を検出できるものであれば、他の回路構成でもよい。
【００１７】
【発明の効果】以上詳細に説明したように、本発明によ
れば、第１、第２のスイッチ手段及び制御手段によって
デコード信号線から出力信号を出力するようにしたの
で、少ない回路要素によってデコード回路を構成でき、
集積回路化した場合、回路形成面積を小さくできる。
れば、第１、第２のスイッチ手段及び制御手段によって
デコード信号線から出力信号を出力するようにしたの
で、少ない回路要素によってデコード回路を構成でき、
集積回路化した場合、回路形成面積を小さくできる。
【図１】本発明の第１の実施例を示すデコード回路の回
路図である。
路図である。
【図２】従来のデコード回路の回路図である。
【図３】図１のデコード回路の要部平面図である。
【図４】図１のデコード回路の動作を示すタイムチャー
トである。
トである。
【図５】本発明の第２の実施例を示すデコード回路の回
路図である。
路図である。
１ 共通バスライン １Ａ〜１Ｄ 信号線 ５〜８，１４，１６，１７ Ｐチャンネル型ＭＯＳ
トランジスタ ９〜１２，１３，１５，１８ Ｎチャンネル型ＭＯＳ
トランジスタ １９ インバータ ３０ Ｐ+ 拡散層 ３１ Ｎ+ 拡散層 ３２〜３５ ゲート電極 Ｄ デコード信号 ＥＮ イネーブル信号 ＰＲ プリチャージ信号 ＶＤＤ，ＶＳＳ 電源
トランジスタ ９〜１２，１３，１５，１８ Ｎチャンネル型ＭＯＳ
トランジスタ １９ インバータ ３０ Ｐ+ 拡散層 ３１ Ｎ+ 拡散層 ３２〜３５ ゲート電極 Ｄ デコード信号 ＥＮ イネーブル信号 ＰＲ プリチャージ信号 ＶＤＤ，ＶＳＳ 電源
Claims (8)
- 【請求項１】 複数の信号線により転送されるデータ信
号が有する情報に応答して、デコード信号線から出力信
号を出力するデコード回路において、 第１の電位を供給する第１の電位供給源と、 第２の電位を供給する第２の電位供給源と、 前記第１の電位供給源と第１の端子との間に電気的に直
列接続され、前記複数の信号線の一部に対応して設けら
れ、対応する該信号線で転送されるデータ信号の情報に
応答して該第１の電位供給源と該第１の端子を電気的に
接続し、該第１の端子に前記第１の電位を供給する第１
のスイッチ手段と、 前記第２の電位供給源と第２の端子との間に電気的に直
列接続され、前記複数の信号線の他の一部に対応して設
けられ、対応する該信号線で転送されるデータ信号の情
報に応答して該第２の電位供給源と該第２の端子とを電
気的に接続し、該第２の端子に前記第２の電位を供給す
る第２のスイッチ手段と、 前記第１の端子及び前記第２の端子に接続され、前記デ
コード信号線から予め所定の電位レベルの出力信号を出
力してその電位レベルを保持し、該第１の端子及び該第
２の端子の電位レベルに応答して、該出力信号の電位レ
ベルを変化して出力し、その電位レベルを保持する制御
手段とを、 備えたことを特徴とするデコード回路。 - 【請求項２】 前記制御手段は、第１電極が前記第２の
端子に電気的に接続され、制御電極が前記第１の端子に
電気的に接続され、第２電極の電位により前記デコード
信号線の出力信号を制御するＭＯＳトランジスタを有す
ることを特徴とする請求項１記載のデコード回路。 - 【請求項３】 前記制御手段は、前記第２のスイッチ手
段と前記第２の端子との間に配置され、デコード処理を
指示する制御信号に応答して、該第２のスイッチ手段と
該第２の端子とを電気的に接続する第３のスイッチ手段
を有することを特徴とする請求項１記載のデコード回
路。 - 【請求項４】 前記制御手段は、初期設定信号に応答し
て、前記出力信号が前記所定の電位レベルを有するのに
必要な電位レベルを有する供給信号を発生する初期設定
手段と、該初期設定手段に接続され、該供給信号に応答
して該出力信号を該所定の電位レベルにすると共にその
電位レベルを保持し、前記第１及び前記第２の端子の電
位レベルに応答して、該出力信号の電位レベルを変化し
て出力すると共にその電位レベルを保持する保持手段を
有することを特徴とする請求項１記載のデコード回路。 - 【請求項５】 前記第１のスイッチ手段は、制御電極が
対応する前記信号線の一部に接続された第１導電型のＭ
ＯＳトランジスタから成り、前記第２のスイッチ手段
は、制御電極が対応する前記信号線の他の一部に接続さ
れた第２導電型のＭＯＳトランジスタから成ることを特
徴とする請求項１記載のデコード回路。 - 【請求項６】 前記制御手段は、一端が前記ＭＯＳトラ
ンジスタの制御電極に接続され、他端が前記ＭＯＳトラ
ンジスタの第１電極に接続された抵抗手段を有すること
を特徴とする請求項２記載のデコード回路。 - 【請求項７】 前記制御手段は、第１電極が前記第２の
端子に電気的に接続され、制御電極が前記第１の端子に
電気的に接続され、第２電極の電位により前記出力信号
の出力を制御する制御用ＭＯＳトランジスタを有するこ
とを特徴とする請求項３記載のデコード回路。 - 【請求項８】 前記制御手段は、第１電極が前記制御用
ＭＯＳトランジスタの制御電極に接続され、第２電極が
該制御用ＭＯＳトランジスタの第１電極に接続され、制
御電極には活性化状態を維持するのに必要な電位が与え
られた抵抗用ＭＯＳトランジスタを有することを特徴と
する請求項７記載のデコード回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6178634A JP2573468B2 (ja) | 1994-07-29 | 1994-07-29 | デコード回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6178634A JP2573468B2 (ja) | 1994-07-29 | 1994-07-29 | デコード回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60104761A Division JPH0779246B2 (ja) | 1985-05-16 | 1985-05-16 | デコ−ダ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07249991A JPH07249991A (ja) | 1995-09-26 |
| JP2573468B2 true JP2573468B2 (ja) | 1997-01-22 |
Family
ID=16051895
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6178634A Expired - Lifetime JP2573468B2 (ja) | 1994-07-29 | 1994-07-29 | デコード回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2573468B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4494017A (en) * | 1982-03-29 | 1985-01-15 | International Business Machines Corporation | Complementary decode circuit |
| JPH0779246A (ja) * | 1993-09-06 | 1995-03-20 | Hitachi Ltd | ネットワーク管理システム |
-
1994
- 1994-07-29 JP JP6178634A patent/JP2573468B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07249991A (ja) | 1995-09-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960903 |
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