JPH0779246B2

JPH0779246B2 - デコ−ダ回路

Info

Publication number: JPH0779246B2
Application number: JP60104761A
Authority: JP
Inventors: 芳人渡辺; 幸次棚川
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1985-05-16
Filing date: 1985-05-16
Publication date: 1995-08-23
Anticipated expiration: 2010-08-23
Also published as: JPS61262323A

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、半導体集積回路におけるデコーダ回路に関す
るものである。

（従来の技術）マイクロコンピュータにおいては、通常、内部回路間の
データ転送を共通バスラインを介しておこなっている。
この共通バスライン上のデータをデコードするため、命
令デコーダのようなデコーダ回路が必要である。

従来、このような分野の技術として、例えば第２図のよ
うなものがあった。以下、その構成を図を用いて説明す
る。

第２図は、従来のデコーダ回路の一構成例を示す回路図
である。

共通バスライン１の各ラインにはそれぞれラッチ回路2
A,2B,2C,2Dが接続され、これらラッチ回路2A〜2Dにより
レジスタ２を構成している。各ラッチ回路2A〜2Dの出力
端子にはそれぞれインバータ3A,3B,3C,3Dが接続され、
さらにこれらインバータ3A〜3Dにはそれぞれインバータ
3E,3F,3G,3Hが接続されている。インバータ3E,3F,3G,3H
からはラッチ回路2A,2B,2C,2Dの出力信号Q1,Q2,Q3,Q4が
出力され、インバータ3A,3B,2C,3Dからは信号Q1,Q2,Q3,
Q4の反転信号1,2,3,４が出力される。多入力NA
NDゲート４は、デコードデータに応じて、これら信号Q1
〜Q4、１〜４が入力するように構成されている。

このような従来のデコーダ回路では、共通バスライン１
に伝送される信号が、レジスタ２の各入力端子D1,D2,D
3,D4に入力され、ラッチ信号Фに同期して該レジスタ２
にラッチされ、ラッチされた内容が各出力端Q1,Q2,Q3,Q
4から出力される。このラッチされたデータが、このデ
コーダ回路のデコードデータに一致すると、デコード信
号Ｄを出力する。第２図のデコーダ回路では、NANDゲー
ト４に信号1,Q2,3,Q4,が入力されているから、ラッ
チデータQ4,Q3,Q2,Q1が「1010」の場合にデコード信号
Ｄを出力する。

（発明が解決しようとする問題点）しかしながら、上記構成のデコーダ回路では、ラッチ回
路2A〜2D、インバータ3A〜3H、多入力NANDゲート４とい
う多くの回路要素を必要とすると共に、共通バスライン
１のデータをラッチした信号Ｑだけでなく、その反転信
号も必要であった。そのため、集積回路化した場合、
大きな回路形成面積を必要とし、かつ共通バスライン近
傍領域だけではデコーダ回路を形成し得ないという問題
点があった。

また、所望のデコードレベルにする場合には、それに応
じた素子を用いた回路構成（配線構造）にしなければな
らないので、デコードレベルの異なる複数種のデコーダ
回路を製造する場合、設計及び製造が煩雑になるという
問題点もあった。

本発明は、前記従来技術が持っていた問題点として、所
望のデコードレベルにする場合に設計及び製造が煩雑に
なる点と、デコーダ回路全体の占有面積が大きいという
点について解決したデコーダ回路を提供するものであ
る。

（問題点を解決するための手段）第１の発明は、前記問題点を解決するために、例えば、
互いに略並行な複数の信号線（1A〜1D）により転送され
るデータ信号が有する情報に応答して、デコード信号
（Ｄ）を出力するデコーダ回路において、第１の電位を
供給する第１の電位供給源（VDD）と、第２の電位を供
給する第２の電位供給源（VSS）と、前記複数の信号線
のうち所望の信号線に制御電極が電気的に接続された第
１のトランジスタ（5,7）と、前記複数の信号線のうち
所望の他の信号線に制御電極が電気的に接続された第２
のトランジスタ（10,12）とを有している。

前記第１のトランジスタは、一端が前記第１の電位供給
源に電気的に接続され、前記複数の信号線の下方におい
て、前記制御電極の下の領域を除き、該信号線を横切る
方向に延在するように形成された第１導電型（Ｐチャン
ネル型）の第１の拡散領域（30）により構成されてい
る。前記第２のトランジスタは、一端が前記第２の電位
供給源に電気的に接続され、前記複数の信号線の下方に
おいて、前記制御電極の下の領域を除き、該信号線を横
切る方向に延在するように形成された第２導電型（Ｎチ
ャンネル型）の第２の拡散領域（31）により構成されて
いる。そして、前記第１の拡散領域の他端及び前記第２
の拡散領域の他端の電位状態に応答して前記デコード信
号を出力する構成にしている。

第２の発明では、例えば、互いに略並行なＮ本の信号線
（1A〜1D）により転送されるデータ信号をデコードし
て、該データ信号が有する情報に応答して、デコード信
号（Ｄ）を出力するデコーダ回路において、第１の電位
を供給する第１の電位供給源（VDD）と、第２の電位を
供給する第２の電位供給源（VSS）と、前記複数の信号
線のうちそれぞれ所望の信号線に制御電極が電気的に接
続されたＮ個の第１のトランジスタ（５〜８）と、前記
Ｎ個の信号線のうちそれぞれ所望の他の信号線に制御電
極が電気的に接続されたＮ個の第２のトランジスタ（９
〜12）とを有している。

前記Ｎ個の第１のトランジスタは、一端が前記第１の電
位供給源に電気的に接続され、前記Ｎ個の信号線の下方
において、該Ｎ個の第１のトランジスタの一部は前記制
御電極の下の領域を除き、他の一部は該制御電極の下の
領域も含めて該信号線を横切る方向に延在するように形
成された第１導電型（Ｐチャンネル型）の第１の拡散領
域（30）により構成されている。前記Ｎ個の第２のトラ
ンジスタは、一端が前記第２の電位供給源に電気的に接
続され、前記Ｎ個の信号線の下方において、前記制御電
極の下の領域を除き、該信号線を横切る方向に延在する
ように形成された第２の導電型（Ｎチャンネル型）の第
２の拡散領域（31）により構成されている。そして、前
記第１の拡散領域の他端及び前記第２の拡散領域の他端
の電位状態に応答して前記デコード信号を出力する構成
にしている。

（作用）第１及び第２の発明によれば、以上のようにデコーダ回
路を構成したので、複数の信号線にデコードデータが伝
送されたときのみ、第１と第２のトランジスタが導通す
る。すると、第１と第２の拡散領域に電流が流れ、その
第１と第２の拡散領域の他端の電位状態に応答してデコ
ード信号が出力される。従って、前記問題点を除去でき
るのである。

（実施例）第１図は、本発明の実施例を示すデコード回路の回路図
である。

このデコーダ回路は、例えば「1010」なるデコーダをデ
コードするものである。共通バスライン１は、異なるデ
ータ信号を伝送するための互いに略並行な複数の信号線
1A〜1Dにより構成されている。信号線1A,1C下にはＰチ
ャンネルMOSトランジスタ（第１導電型の第１のトラン
ジスタ）5,7が形成され、これらトランジスタ5,7のゲー
ト（制御電極）が信号線1A,1Cに接続されている。トラ
ンジスタ5,7は直列接続され、トランジスタ５のソース
が電源（第１の電位供給源）VDDに接続されている。
又、信号線1B,1D下にはＮチャンネルMOSトランジスタ
（第２導電型の第２のトランジスタ）10,12が形成さ
れ、これらトランジスタ10,12のゲート（制御電極）が
信号線1B,1Dに接続されている。トランジスタ10,12は直
列接続され、トランジスタ10のソースが電源（第２の電
位供給源）VSSに接続されている。

トランジスタ12のドレインにはＮチャンネルMOSトラン
ジスタ（処理制御用MOSトランジスタ）13のソースが接
続され、このトランジスタ13のゲート（制御電極）には
イネーブル信号（制御信号）ENが入力される。トランジ
スタ７のドレインとトランジスタ13のドレインには、ゲ
ート（制御電極）が電源VSSに接続された抵抗用Ｐチャ
ンネルMOSトランジスタ14の第１電極と第２電極がそれ
ぞれ接続されている。これらのトランジスタ13,14と、
制御用ＮチャンネルMOSトランジスタ15、セット用Ｐチ
ャンネルMOSトランジスタ16、ＰチャンネルMOSトランジ
スタ17、ＮチャンネルMOSトランジスタ18及びインバー
タ19とで、出力手段が構成されている。

トランジスタ15のソース（第１電極）とゲート（制御電
極）は、トランジスタ14のドレイン（第２電極）とソー
ス（第１電極）にそれぞれ接続されている。トランジス
タ15のドレインにはトランジスタ16のドレインが接続さ
れており、該トランジスタ16のソースが電源VDDに接続
されている。このトランジスタ16のゲートにはプリチャ
ージ信号PRが入力される。又、トランジスタ17とトラン
ジスタ18は直列接続され、電源VDDと電源VSS間に挿入さ
れている。トランジスタ17とトランジスタ18の接続点に
は、インバータ19の入力端子が接続され、このインバー
タ19の出力端子が、トランジスタ17,18のゲートに接続
されている。インバータ19の出力端子からはデコード信
号Ｄが出力される。トランジスタ17とトランジスタ18の
接続点は、トランジスタ15とトランジスタ16の接続点に
接続されている。

第３図は、第１図のデコーダ回路の要部平面図である。

トランジスタ5,7,10,12は、信号線1A〜1D下の領域に形
成される。信号線1A〜1D下を横切って、P⁺拡散層（第１
の拡散領域）30とN⁺拡散層（第２の拡散領域）31とが形
成されている。P⁺拡散層30の一端が電源VDDに接続さ
れ、さらにN⁺拡散層31の一端が電源VSSに接続されてい
る。P⁺拡散層30の他端は第１図のトランジスタ14の第１
電極に接続され、そのトランジスタ14の第２電極がN⁺拡
散層31の他端と接続されている。P⁺拡散層30と信号線1
A,1Cとが交差する位置に、ゲート電極（制御電極）32,3
3を形成することにより、トランジスタ5,7が構成され
る。又、N⁺拡散層31と信号線1B,1Dとが交差する位置
に、ゲート電極（制御電極）34,35を形成することによ
り、それぞれトランジスタ10,12が構成される。

このようにゲート電極32〜35を形成することで、デコー
ドデータに応じた所定の信号線下にトランジスタ5,7,1
0,12を形成することができる。即ち、本実施例では、デ
コードデータが「1010」であるから、デコードデータが
伝送された場合、信号線1A,1Cは“L"レベルとなり、信
号線1B,1Dは“H"レベルとなる。従って、“L"レベルと
なる信号線1A,1C下にはＰチャンネルMOSトランジスタ5,
7が形成され、“H"レベルとなる信号線1B,1D下にはＮチ
ャンネルMOSトランジスタ10,12が形成されるようにゲー
ト電極32〜35を形成する。

次に、第４図のタイムチャートを用いて動作を説明す
る。

まず、プリチャージ期間になると、プリチャージ信号PR
が“L"レベルになり、トランジスタ16がオンする。この
ため、インバータ19の入力端子は“H"レベルとなり、デ
コード信号Ｄが“L"レベルとなる。プリチャージイ期間
が終了してプリチャージ信号PRが“H"レベルとなって
も、トランジスタ17によってデコード信号Ｄがラッチさ
れている。次に、イネーブル信号ENが“H"レベルになる
と、トランジスタ13がオンする。デコードすべきデータ
「1010」が共通バスライン１に伝送されると、トランジ
スタ5,7,10,12はすべてオンとなり、電源VDDから電源VS
Sへ電流が流れ、トランジスタ14の第１電極と第２電極
間に電位差が生ずる。トランジスタ14のゲートは電源VS
Sに接続されて常にオンしているので、該トランジスタ1
4は単なる抵抗として機能する。

トランジスタ14の第１電極と第２電極間に電位差が生ず
ると、トランジスタ15がオンし、インバータ19の入力端
子は“L"レベルに引き下げられる。これにより、デコー
ド信号Ｄが“H"レベルとなる。このデコード信号Ｄはト
ランジスタ18によりラッチされ、イネーブル信号ENが
“L"レベルとなっても変化しない。

もし、共通バスライン１に伝送されるデータが「1010」
以外であると、トランジスタ5,7,10,12の少なくとも一
つがオフ状態となり、トランジスタ14には電流が流れ
ず、デコード信号Ｄが“L"レベルのままである。従っ
て、このデコード信号Ｄのレベルにより、共通バスライ
ン１を伝送するデータがデコードデータであるか否かを
検出することができる。

なお、トランジスタ14は、流れる直流電流を減らすた
め、1MΩ程度の高抵抗が望ましい。トランジスタ17は、
インバータ19の入力端子の“H"レベルを保持するため、
500KΩ程度の高抵抗が望ましい。

又、第１図のデコーダ回路はデータ「1010」をデコード
する回路であるが、他のデータをデコードする回路につ
いては、信号線1A〜1D下に形成するトランジスタを変え
ることにより、容易に実現できる。

例えば、データ「1111」をデコードする場合には、第１
図の他の回路図である第５図に示すように、すべての信
号線1A〜1D下にＮチャンネルMOSトランジスタ9,10,11,1
2を形成する。ＰチャンネルMOSトランジスタは形成しな
い。

このように本実施例では、信号線1A〜1D上の信号の反転
信号が不要であるので、少ない回路素子数でデコーダ回
路を構成できる。しかも、共通バスライン領域の下部に
形成することができるので、デコーダ回路全体の占有面
積が小さくなってチップ面積を有効に利用することがで
きる。

第６図は、本発明の他の実施例を示すデコーダ回路の回
路図である。

この実施例では、すべての信号線1A〜1D下に、Ｎ個のＰ
チャンネルMOSトランジスタ（第１のトランジスタ）5,
6,7,8と、Ｎ個のＮチャンネルMOSトランジスタ（第２の
トランジスタ）9,10,11,12とを形成し、デコードすべき
データに応じてこれらトランジスタ５〜12の閾値電圧VT
を制御している。例えば、データ「1010」をデコードす
るデコーダ回路の場合には、トランジスタ6,8,9,11の閾
値電圧VT＝0Vとなるように、第３図の拡散層30,31にイ
オン注入をおこなう。閾値電圧VT＝0Vであるので、トラ
ンジスタ6,8,9,11は常にオンとなる。他のトランジスタ
5,7,10,12は、閾値電圧VTが所定値となるように形成さ
れる。即ち、トランジスタ6,8,9,11はデプレッション型
であり、トランジスタ5,7,10,12はエンハンスメント型
である。

デコードすべきデータが共通バスライン１に伝送される
と、トランジスタ5,7,10,12がオンする。トランジスタ
6,8,9,11は閾値電圧VT＝0Vで常にオンなので、すべての
トランジスタ５〜12がオンし、トランジスタ14に電流が
流れる。これにより、トランジスタ14の第１電極と第２
電極間に電位差が発生し、先の実施例と同様にこの電位
差を検出する。

本実施例では、トランジスタ５〜12の閾値電圧VTを所望
の値に設定して、所望のデコードレベルにする場合に、
第３図の拡散層30,31の拡散濃度を変えることのみで、
該トランジスタ５〜12の所望の閾値電圧VTを容易に得る
ことができる。従って、デコーダ回路の設計及び製造が
簡単かつ容易になる。

本発明は、上記実施例に限定されず、種々の変形が可能
である。例えば、ＰチャンネルMOSトランジスタ14は、
ＮチャンネルMOSトランジスタや高抵抗体でもよい。
又、これらトランジスタや高抵抗の両端間の電位差の変
化を検出できるものであれば、他の回路構成でもよい。

（発明の効果）以上詳細に説明したように、第１及び第２の発明によれ
ば、複数の信号線により転送されるデータ信号に応答し
て活性化する第１のトランジスタを、一端が第１の電位
供給源に電気的に接続され、該複数の信号線の下方にお
いて、制御電極の下の領域を除き、該複数の信号線を横
切る方向に延在するように形成された第１導電型の第１
の拡散領域により構成し、同様に、第２のトランジスタ
を、一端が第２の電位供給源に電気的に接続され、該複
数の信号線の下方において、制御電極の下の領域を除
き、該複数の信号線を横切る方向に延在するように形成
された第２導電型の第２の拡散領域により構成してい
る。そのため、第１及び第２のトランジスタの閾値を所
望の値に設定して、所望のデコードレベルにする場合
に、第１及び第２の拡散領域の拡散濃度を変えることの
みで、デコーダ回路を構成する第１及び第２のトランジ
スタの所望の閾値を容易に得ることができ、デコーダ回
路の設計及び製造が簡単かつ容易になる。

しかも、少ない回路素子数でデコーダ回路を構成でき
る。その上、互いに略並行な複数の信号線の下方に第１
及び第２の拡散領域が形成されるので、デコード処理に
必要となる第１及び第２のトランジスタを構成するため
に特別に占有する面積が必要ないので、デコーダ回路全
体としての占有面積を小さくすることができる。

【図面の簡単な説明】

第１図は本発明の実施例を示すデコーダ回路の回路図、
第２図は従来のデコーダ回路の回路図、第３図は第１図
のデコーダ回路の要部平面図、第４図は第１図のデコー
ダ回路の動作を示すタイムチャート、第５図は第１図の
デコーダ回路の他の具体例を示す回路図、第６図は本発
明の他の実施例を示すデコーダ回路の回路図である。１……共通バスライン、1A〜1D……信号線、５〜8,14,1
6,17……ＰチャンネルMOSトランジスタ、９〜12,13,15,
18……ＮチャンネルMOSトランジスタ、19……インバー
タ、30……P⁺拡散層、31……N⁺拡散層、32〜35……ゲー
ト電極、Ｄ……デコード信号、EN……イネーブル信号、
PR……プリチャージ信号、VDD,VSS……電源。

Claims

【特許請求の範囲】

【請求項１】互いに略並行な複数の信号線により転送さ
れるデータ信号が有する情報に応答して、デコード信号
を出力するデコーダ回路において、第１の電位を供給する第１の電位供給源と、第２の電位を供給する第２の電位供給源と、前記複数の信号線のうち所望の信号線に制御電極が電気
的に接続された第１のトランジスタと、前記複数の信号線のうち所望の他の信号線に制御電極が
電気的に接続された第２のトランジスタとを有し、前記第１のトランジスタは、一端が前記第１の電位供給
源に電気的に接続され、前記複数の信号線の下方におい
て、前記制御電極の下の領域を除き、該信号線を横切る
方向に延在するように形成された第１導電型の第１の拡
散領域により構成され、前記第２のトランジスタは、一端が前記第２の電位供給
源に電気的に接続され、前記複数の信号線の下方におい
て、前記制御電極の下の領域を除き、該信号線を横切る
方向に延在するように形成された第２導電型の第２の拡
散領域により構成され、前記第１の拡散領域の他端及び前記第２の拡散領域の他
端の電位状態に応答して前記デコード信号を出力する構
成にしたことを特徴とするデコーダ回路。
【請求項２】前記デコーダ回路は、制御電極がそれぞれ
異なる信号線に接続された複数の第１のトランジスタを
有し、該複数の第１のトランジスタは前記第１の拡散領
域により構成されることにより直列接続されていること
を特徴とする特許請求の範囲第１項記載のデコーダ回
路。
【請求項３】前記デコーダ回路は、制御電極がそれぞれ
異なる信号線に接続された複数の第２のトランジスタを
有し、該複数の第２のトランジスタは前記第２の拡散領
域により構成されることにより直列接続されていること
を特徴とする特許請求の範囲第１項記載のデコーダ回
路。
【請求項４】前記デコーダ回路は、前記第１の拡散領域
の他端に前記第１の電位が供給され、前記第２の拡散領
域の他端に前記第２の電位が供給された時に、前記デコ
ード信号を出力する出力手段を有することを特徴とする
特許請求の範囲第１項記載のデコーダ回路。
【請求項５】前記出力手段は、第１電極が前記第２の拡
散領域の他端に電気的に接続され、制御電極が前記第１
の拡散領域の他端に電気的に接続され、第２電極の電位
によって前記デコード信号の出力を制御する制御用MOS
トランジスタを有することを特徴とする特許請求の範囲
第４項記載のデコーダ回路。
【請求項６】前記出力手段は、第１電極が前記制御用MO
Sトランジスタの制御電極に接続され、第２電流が該制
御用MOSトランジスタの第１電極に接続され、制御電極
には活性化状態を維持するのに必要な電位が与えられた
抵抗用MOSトランジスタを有することを特徴とする特許
請求の範囲第５項記載のデコーダ回路。
【請求項７】前記出力手段は、前記第２の拡散領域の他
端と前記制御用MOSトランジスタの第１電極との間に電
気的に直列接続され、制御電極に前記デコーダ回路のデ
コード処理を制御する制御信号を受けることにより活性
化される処理制御用MOSトランジスタを有することを特
徴とする特許請求の範囲第５項記載のデコーダ回路。
【請求項８】互いに略並行なＮ本の信号線により転送さ
れるデータ信号をデコードして、該データ信号が有する
情報に応答して、デコード信号を出力するデコーダ回路
において、第１の電位を供給する第１の電位供給源と、第２の電位を供給する第２の電位供給源と、前記複数の信号線のうちそれぞれ所望の信号線に制御電
極が電気的に接続されたＮ個の第１のトランジスタと、前記Ｎ個の信号線のうちそれぞれ所望の他の信号線に制
御電極が電気的に接続されたＮ個の第２のトランジスタ
とを有し、前記Ｎ個の第１のトランジスタは、一端が前記第１の電
位供給源に電気的に接続され、前記Ｎ個の信号線の下方
において、該Ｎ個の第１のトランジスタの一部は前記制
御電極の下の領域を除き、他の一部は該制御電極の下の
領域も含めて該信号線を横切る方向に延在するように形
成された第１導電型の第１の拡散領域により構成され、前記Ｎ個の第２のトランジスタは、一端が前記第２の電
位供給源に電気的に接続され、前記Ｎ個の信号線の下方
において、前記制御電極の下の領域を除き、該信号線を
横切る方向に延在するように形成された第２の導電型の
第２の拡散領域により構成され、前記第１の拡散領域の他端及び前記第２の拡散領域の他
端の電位状態に応答して前記デコード信号を出力する構
成にしたことを特徴とするデコーダ回路。
【請求項９】前記Ｎ個の第２のトランジスタの一部は、
前記複数の信号線の下方において、前記制御電極の下の
領域にも、第２導電型の第２の拡散領域が形成されてい
ることを特徴とする特許請求の範囲第８項記載のデコー
ダ回路。