JP3675987B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP3675987B2 JP3675987B2 JP25175596A JP25175596A JP3675987B2 JP 3675987 B2 JP3675987 B2 JP 3675987B2 JP 25175596 A JP25175596 A JP 25175596A JP 25175596 A JP25175596 A JP 25175596A JP 3675987 B2 JP3675987 B2 JP 3675987B2
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- switch element
- mos transistor
- type mos
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の属する技術分野】
この発明は、半導体装置の製造方法に関するものである。
近年の半導体装置は、ますます高機能化及び多機能化がすすみ、汎用品においてはさまざまな仕様の負荷回路が接続される。このような汎用の半導体装置の出力回路では、多種類の負荷回路に対応した出力動作を可能とするための一方法として、製造プロセスでのマスクの変更により、接続される負荷回路に最適な出力回路が構成されている。そして、このような半導体装置の製造コストを低減することが必要となっている。
【０００２】
【従来の技術】
従来の汎用型の半導体装置の出力回路の一例を図７に示す。半導体装置１の出力回路２は、オープンドレイン型のＰチャネルＭＯＳトランジスタＴr1のソースに電源Ｖccが供給され、ゲートには内部回路からデータＤが入力され、ドレインは出力端子Ｔo1に接続される。
【０００３】
そして、データＤがＬレベルとなって、出力トランジスタＴr1がオンされると、出力端子Ｔo からＨレベルの出力データが出力され、データＤがＨレベルとなると、出力トランジスタＴr1がオフされる。
【０００４】
前記出力端子Ｔo には、負荷回路として例えば蛍光表示管３が接続される。この蛍光表示管３を駆動するための半導体装置１は、前記出力端子Ｔo1と端子Ｔo2との間に高抵抗Ｒが接続され、外部回路から端子Ｔo2に−３０Ｖの電圧が供給される。
【０００５】
そして、前記出力トランジスタＴr1がオフされたときは、高抵抗Ｒがプルダウン抵抗として作用し、出力端子Ｔo の電圧レベルが−３０Ｖとなる。このような動作により、出力端子Ｔo1から例えば５Ｖの電源Ｖccレベルと、−３０Ｖのいずれかが出力され、その電位差に基づいて前記蛍光表示管３が駆動される。
【０００６】
この半導体装置１において、前記出力端子Ｔo にプルダウン抵抗Ｒを接続する必要がない負荷回路を接続する場合には、そのプルダウン抵抗Ｒと出力端子Ｔo とを接続する配線４が設けられない。
【０００７】
前記配線４を設けるか否かは、製造プロセスにおいて、半導体装置１のアルミ配線をパターニングするマスクを変更することにより行なわれる。このような製造プロセスでのマスクの変更により、複数種類の負荷に対応する出力回路を備えた半導体装置１が構成される。
【０００８】
【発明が解決しようとする課題】
上記のような半導体装置１では、配線４を設けるか否かを選択して複数の負荷に対応する出力回路２を構成するために、アルミ配線をパターニングするマスクがさらに１枚必要となる。従って、マスクの枚数が増大して製造コストが上昇するという問題点がある。
【０００９】
この発明の目的は、製造プロセスで使用するマスクの枚数の増加による製造コストの上昇を防止しながら、複数種類の負荷に対応可能とした半導体装置の製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
第一のイオン注入用マスクによる不純物イオンの注入により、複数のエンハンスメント型ＭＯＳトランジスタを形成し、第二のイオン注入用マスクによる不純物イオンの注入により、前記エンハンスメント型ＭＯＳトランジスタの少なくとも一部をデプレッション型ＭＯＳトランジスタに変更して内部回路を構成する半導体装置の製造方法において、前記内部回路から入力された信号を出力する第一の端子と外部回路から電圧が供給される第二の端子とを接続可能なスイッチ素子を形成し、前記第一の端子と前記第二の端子とを接続しないように前記スイッチ素子をエンハンスメント型ＭＯＳトランジスタとして形成するか、或いは前記第一の端子と前記第二の端子とを接続するためにデプレッション型ＭＯＳトランジスタとして形成するかを選択し、前記スイッチ素子をエンハンスメント型ＭＯＳトランジスタとして形成する場合には、前記第一のイオン注入用マスクにより前記スイッチ素子に不純物イオンを注入し、前記スイッチ素子をデプレッション型ＭＯＳトランジスタとして形成する場合には、前記第二のイオン注入用マスクにより前記スイッチ素子に不純物イオンを注入する。
【００１１】
第一のイオン注入用マスクによる不純物イオンの注入により、複数のデプレッション型ＭＯＳトランジスタを形成し、第二のイオン注入用マスクによる不純物イオンの注入により、前記デプレッション型ＭＯＳトランジスタの少なくとも一部をエンハンスメント型ＭＯＳトランジスタに変更して内部回路を構成する半導体装置の製造方法において、前記内部回路から入力された信号を出力する第一の端子と外部回路から電圧が供給される第二の端子とを接続可能なスイッチ素子を形成し、前記第一の端子と前記第二の端子とを接続しないように前記スイッチ素子をエンハンスメント型ＭＯＳトランジスタとして形成するか、或いは前記第一の端子と前記第二の端子とを接続するためにデプレッション型ＭＯＳトランジスタとして形成するかを選択し、前記スイッチ素子をエンハンスメント型ＭＯＳトランジスタとして形成する場合には、前記第二のイオン注入用マスクにより前記スイッチ素子に不純物イオンを注入し、前記スイッチ素子をデプレッション型ＭＯＳトランジスタとして形成する場合には前記第一のイオン注入用マスクにより前記スイッチ素子に不純物イオンを注入する。
【００１２】
エンハンスメント型ＭＯＳトランジスタで構成される前記スイッチ素子は、高電圧が印加されるドレイン領域またはドレイン・ソース領域において、ゲート付近を低ドーズ量とされる。
【００１３】
（作用）
第一の端子と第二の端子とを接続可能なスイッチ素子は、内部回路を構成するエンハンスメント型ＭＯＳトランジスタ及びデプレッション型ＭＯＳトランジスタと同一プロセスで同時に形成される。
【００１４】
スイッチ素子を構成するエンハンスメント型ＭＯＳトランジスタは、ゲート付近のドレイン領域またはドレイン・ソース領域が低ドーズ量とされて、耐圧が確保される。
【００１５】
【発明の実施の形態】
図１は、この発明を具体化した半導体装置の概要を示す。半導体装置１１にはマスクＲＯＭ（ＭＲＯＭ）１２及びＣＰＵ１３が備えられ、そのＣＰＵ１３から出力されるデータＤは、出力回路１４を介して出力端子Ｔo1から出力される。
【００１６】
前記出力端子Ｔo1には負荷回路として蛍光表示管３が接続され、端子Ｔo2には蛍光表示管３を駆動するために、外部回路から−３０Ｖが供給される。
前記半導体装置１１の出力回路１４及びマスクＲＯＭ１２の具体的構成を図３に示す。前記マスクＲＯＭ１２は、記憶セルを構成するＮチャネルＭＯＳトランジスタをエンハンスメント型のセルトランジスタＴｅとするかデプレッション型のセルトランジスタＴｄとするかを製造プロセスで選択することによりセル情報を書き込むイオン注入プログラム方式で構成される。
【００１７】
上記のようなセルトランジスタは、その製造プロセスにおいて、図３に示すようにまず全セルトランジスタが所定の第一のイオン注入用マスクによるパターニングに基づいてＮ型不純物がイオン注入され、デプレッション型のセルトランジスタＴｄとして形成される。
【００１８】
次いで、図４に示すようにセルトランジスタＴｅを形成するために、第二のイオン注入用マスクによるパターニングに基づいて、選択されたセルトランジスタＴｄにＰ型不純物がイオン注入されて、エンハンスメント型のセルトランジスタＴｅが形成される。
【００１９】
前記マスクＲＯＭ１２から読み出されたセル情報はＣＰＵ１３に入力され、ＣＰＵ１３から前記データＤが前記出力回路１４に出力される。
前記出力回路１４は、ＰチャネルＭＯＳトランジスタで構成される出力トランジスタＴr2のゲートに前記データＤが入力され、ソースは電源ＶDDに接続され、ドレインは前記出力端子Ｔo1に接続される。
【００２０】
前記出力端子Ｔo1には、エンハンスメント型のＰチャネルＭＯＳトランジスタで構成されるスイッチ素子Ｔr3のソースが接続され、同スイッチ素子Ｔr3のゲートには電源ＶDDが供給され、ドレインは高抵抗値のプルダウン抵抗Ｒを介して前記端子Ｔo2に接続される。前記トランジスタＴr3は、ドレイン及びソース領域がゲート付近において低ドーズ量とされて、−３０Ｖの電位差に耐え得る高耐圧型として形成される。そして、ゲートに電源ＶDDが供給されることにより、常時オフ状態に維持される。
【００２１】
このように構成された半導体装置１１で、外部回路から端子Ｔo2に−３０Ｖの電圧が供給され、ＣＰＵ１３から出力されるデータＤにより出力回路１４の出力トランジスタＴr2がオンされると、出力端子Ｔo1から電源ＶDDレベルの出力信号が出力され、出力トランジスタＴr2がオフされると、出力端子Ｔo1から−３０Ｖの出力信号が出力される。このような出力信号により、液晶表示装置３が駆動される。
【００２２】
このとき、上記と同様に端子Ｔo2に−３０Ｖの電圧が供給されても、スイッチ素子Ｔr3は十分な耐圧が確保されているので、同スイッチ素子Ｔr3の破壊が防止される。
【００２３】
前記出力端子Ｔo1にプルダウン抵抗Ｒの接続を必要とする負荷回路を接続して使用する半導体装置１１を構成する場合には、前記セルトランジスタＴｅを形成するプロセスにおいて、エンハンスメント型を形成する第二のイオン注入用マスクを使用して、前記スイッチ素子Ｔr3をデプレッション型とするためのＰ型不純物のイオン注入を行ない、出力回路１４を構成する。
【００２４】
スイッチ素子Ｔr3をデプレッション型とすれば、そのスイッチ素子Ｔr3はゲートに電源ＶDDが供給されていても常時オンされるため、プルダウン抵抗Ｒを介して出力端子Ｔo1と端子Ｔo2が接続される。従って、出力端子Ｔo1にはプルダウン抵抗Ｒが接続される。
【００２５】
上記のような製造プロセスで形成された半導体装置１１の出力回路１４は、次に示す作用効果を得ることができる。
（イ）マスクＲＯＭ１２のセルトランジスタをエンハンスメント型とするかデプレッション型とするかを選択するイオン注入用マスクにより、出力回路１４のスイッチ素子Ｔr3をエンハンスメント型とするかデプレッション型とするかを選択することができる。従って、マスクＲＯＭ１２のセルトランジスタを形成するためのマスク以外に、出力回路１４を形成するためのマスクを別個に必要とすることはないので、製造コストを低減することができる。
（ロ）スイッチ素子Ｔr3をデプレッション型とすれば、出力端子Ｔo1にプルダウン抵抗Ｒを接続することができる。また、スイッチ素子Ｔr3をエンハンスメント型とすれば、出力端子Ｔo1とプルダウン抵抗Ｒとの接続が遮断される。このとき、スイッチ素子Ｔr3はそのソース・ドレイン領域のゲート電極付近が低ドーズ量とされているので、耐圧を十分に確保することができる。
【００２６】
なお、前記実施の形態では、プルダウン抵抗Ｒを半導体装置１１内に形成したが、図５に示すように、プルダウン抵抗Ｒを半導体装置１１の外付け素子とすれば、半導体装置１１の出力端子Ｔo1と端子Ｔo2との間にスイッチ素子Ｔr3を接続する構成とすればよい。
【００２７】
また、スイッチ素子Ｔr3はプルダウン抵抗Ｒが接続されるドレイン領域とゲートとの間で特に電位集中が生じるので、図６に示すように、ゲートＧ付近のドレイン領域Ｄｒにおいてのみドーズ量を低減する構成としてもよい。
【００２８】
なお、前記実施の形態では出力回路がＰチャネルＭＯＳトランジスタで構成されたが、ＮチャネルＭＯＳトランジスタとした場合にも同様な思想で実現することができる。また、プルアップ抵抗で出力端子に高電圧を印加する出力回路に応用することもできる。
【００２９】
上記実施の形態から把握できる前記請求項以外の技術的思想を、以下にその効果とともに述べる。
（１）前記エンハンスメント型ＭＯＳトランジスタ及びデプレッション型ＭＯＳトランジスタは、マスクＲＯＭのセルトランジスタを構成するエンハンスメント型ＭＯＳトランジスタ及びデプレッション型ＭＯＳトランジスタの製造プロセスで同時に形成した。マスクＲＯＭのセルトランジスタを形成するマスクでスイッチ素子を形成することができる。
【００３０】
【発明の効果】
以上詳述したように、この発明は製造プロセスで使用するマスクの枚数の増加による製造コストの上昇を防止しながら、複数種類の負荷に対応可能とした半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【図１】 本発明に関する半導体装置の概要図である。
【図２】 一実施の形態を示す回路図である。
【図３】 一実施の形態のトランジスタを示す断面図である。
【図４】 一実施の形態のトランジスタを示す断面図である。
【図５】 出力回路の変形例を示す回路図である。
【図６】 高耐圧エンハンスメント型ＭＯＳトランジスタの変形例を示す断面図である。
【図７】 従来例を示す回路図である。
【符号の説明】
１１ チップ
１４ 出力回路
Ｔｄ デプレッション型ＭＯＳトランジスタ
Ｔｅ エンハンスメント型ＭＯＳトランジスタ
Ｔr3 スイッチ素子
Ｔo1 出力端子
ＶDD 電源
Claims (3)
- 第一のイオン注入用マスクによる不純物イオンの注入により、複数のエンハンスメント型ＭＯＳトランジスタを形成し、第二のイオン注入用マスクによる不純物イオンの注入により、前記エンハンスメント型ＭＯＳトランジスタの少なくとも一部をデプレッション型ＭＯＳトランジスタに変更して内部回路を構成する半導体装置の製造方法において、
前記内部回路から入力された信号を出力する第一の端子と外部回路から電圧が供給される第二の端子とを接続可能なスイッチ素子を形成し、
前記第一の端子と前記第二の端子とを接続しないように前記スイッチ素子をエンハンスメント型ＭＯＳトランジスタとして形成するか、或いは前記第一の端子と前記第二の端子とを接続するためにデプレッション型ＭＯＳトランジスタとして形成するかを選択し、
前記スイッチ素子をエンハンスメント型ＭＯＳトランジスタとして形成する場合には、前記第一のイオン注入用マスクにより前記スイッチ素子に不純物イオンを注入し、前記スイッチ素子をデプレッション型ＭＯＳトランジスタとして形成する場合には、前記第二のイオン注入用マスクにより前記スイッチ素子に不純物イオンを注入することを特徴とする半導体装置の製造方法。 - 第一のイオン注入用マスクによる不純物イオンの注入により、複数のデプレッション型ＭＯＳトランジスタを形成し、第二のイオン注入用マスクによる不純物イオンの注入により、前記デプレッション型ＭＯＳトランジスタの少なくとも一部をエンハンスメント型ＭＯＳトランジスタに変更して内部回路を構成する半導体装置の製造方法において、
前記内部回路から入力された信号を出力する第一の端子と外部回路から電圧が供給される第二の端子とを接続可能なスイッチ素子を形成し、
前記第一の端子と前記第二の端子とを接続しないように前記スイッチ素子をエンハンスメント型ＭＯＳトランジスタとして形成するか、或いは前記第一の端子と前記第二の端子とを接続するためにデプレッション型ＭＯＳトランジスタとして形成するかを選択し、
前記スイッチ素子をエンハンスメント型ＭＯＳトランジスタとして形成する場合には、前記第二のイオン注入用マスクにより前記スイッチ素子に不純物イオンを注入し、前記スイッチ素子をデプレッション型ＭＯＳトランジスタとして形成する場合には前記第一のイオン注入用マスクにより前記スイッチ素子に不純物イオンを注入することを特徴とする半導体装置の製造方法。 - 前記エンハンスメント型ＭＯＳトランジスタのドレイン領域またはドレイン・ソース領域は、ゲート付近のドーズ量を低くして形成されることを特徴とする請求項１又は２記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25175596A JP3675987B2 (ja) | 1996-09-24 | 1996-09-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25175596A JP3675987B2 (ja) | 1996-09-24 | 1996-09-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1098110A JPH1098110A (ja) | 1998-04-14 |
| JP3675987B2 true JP3675987B2 (ja) | 2005-07-27 |
Family
ID=17227448
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25175596A Expired - Fee Related JP3675987B2 (ja) | 1996-09-24 | 1996-09-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3675987B2 (ja) |
-
1996
- 1996-09-24 JP JP25175596A patent/JP3675987B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1098110A (ja) | 1998-04-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2623374B2 (ja) | 出力回路 | |
| US5270589A (en) | Input/output buffer circuit for semiconductor integrated circuit | |
| WO1996008038A1 (en) | Fault-protected overvoltage switch with expanded signal range | |
| EP0341740A2 (en) | Complementary output circuit for logic circuit | |
| US20020005595A1 (en) | Regenerative tie-high tie-low cell | |
| US6205077B1 (en) | One-time programmable logic cell | |
| US5440246A (en) | Programmable circuit with fusible latch | |
| US6384644B2 (en) | Output circuit with switching function | |
| US4482822A (en) | Semiconductor chip selection circuit having programmable level control circuitry using enhancement/depletion-mode MOS devices | |
| JP3675987B2 (ja) | 半導体装置の製造方法 | |
| KR100298444B1 (ko) | 입력 버퍼 회로 | |
| JP2549686B2 (ja) | 半導体集積回路装置 | |
| KR100358254B1 (ko) | 반도체칩상에서비교적높은전압을스위칭하기위한회로장치및상기회로장치를동작시키기위한방법 | |
| US5929653A (en) | Semiconductor integrated circuit having programmable enabling circuit | |
| US20090243705A1 (en) | High Voltage Tolerative Driver Circuit | |
| JPH09214324A (ja) | Ｃｍｏｓ論理回路 | |
| KR930000822B1 (ko) | 전위검지회로 | |
| JP3361873B2 (ja) | 半導体集積回路における入出力バッファ回路 | |
| KR100248341B1 (ko) | Cmos의 배열방법 | |
| JP3123599B2 (ja) | 半導体集積回路 | |
| JP3024171B2 (ja) | 入力回路 | |
| JP2001085981A (ja) | 高電圧アナログスイッチ回路 | |
| EP0651510A1 (en) | Input/output stage adapted to operate with low and high voltages | |
| JPH10117138A (ja) | 半導体集積回路 | |
| JPH04213919A (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041220 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050111 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050314 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050426 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050427 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080513 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090513 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090513 Year of fee payment: 4 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090513 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090513 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100513 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100513 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110513 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110513 Year of fee payment: 6 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110513 Year of fee payment: 6 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120513 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120513 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130513 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140513 Year of fee payment: 9 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |