JP6863571B2 - 出力ドライバ回路 - Google Patents

Description

本発明は出力ドライバ回路に関し、更に詳しくは、負荷に対する電源供給を制御するトランジスタを有する出力ドライバ回路に関する。

電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）を含み、負荷への直流電源の印加を制御する駆動回路（出力ドライバ回路）の１つが、特許文献１に開示されている。特許文献１に記載の駆動回路において、ＦＥＴのソース及びドレインは、直流電源と負荷との間に挿入されており、ＦＥＴのゲートに印加される電圧に応じて負荷に対する電源の供給及び停止が制御される。一般に、駆動回路において、エネルギーの効率化を図るために、ＦＥＴのＯＮ抵抗を減らしたいという要望がある。この要望のため、ゲートに印加される電圧は、しきい値電圧Ｖｔｈに対して十分に高く設定される。

駆動回路に関し、過大電流が生じた際の出力用トランジスタ（パワーＦＥＴ）の負担をなくすことを目的とした駆動回路が特許文献２に記載されている。特許文献２に記載の駆動回路は、パワーＦＥＴのソースと直流電源との間に電流検出用の抵抗（電流検出抵抗）を有する。加えて、この駆動回路は、パワーＦＥＴのゲートとソースの間に２つのバイポーラトランジスタを有する。

特許文献２に記載の駆動回路において、負荷抵抗の短絡などが生じてパワーＦＥＴのドレイン電流が増加すると、電流検出抵抗の電圧降下が大きくなる。電流検出抵抗の電圧降下が大きくなると、２つのバイポーラトランジスタは、速やかにパワーＦＥＴのゲート電圧を引き下げ、パワーＦＥＴをオフにする。このようにすることで、短絡時に過大なドレイン電流が流れることを抑制でき、過大電流が生じた際のパワーＦＥＴの負担をなくすことができる。パワーＦＥＴなどの電流駆動素子を過電流から保護するための機能を備える駆動回路は、例えば特許文献３にも記載されている。

実開昭６３−１０６２２６号公報 特開平６−２３６８１２号公報 特開２００３−９３７５号公報

特許文献１に記載の駆動回路において、ＦＥＴのソースは直流電源に直接接続される。ＦＥＴのソースが直流電源に直接に接続されることで、負荷に電源が供給されるまでの間の電圧降下を最小化できる。ＦＥＴのソースが直流電源に直接に接続される方式は、エネルギーの使い方として無駄なく負荷に電力を供給するために考えられた一般的な方式である。

しかしながら、特許文献１に記載の駆動回路では、短絡などが生じた場合にＦＥＴに過大電流が流れることは考慮されていない。例えば、特許文献１の駆動回路を車載用途に適用し、駆動回路と負荷との間がワイヤーハーネスを用いて接続される場合を考える。駆動回路においてＦＥＴがＯＮしている場合に、ワイヤーハーネスが破損し、ワイヤーハーネスが、出力電位と異なる側の他の配線材又は車両のボディに短絡すると、ＦＥＴやワイヤーハーネスに大電流が流れる。一般に、車両のバッテリは大電流の供給が可能であり、短絡時には、ＦＥＴにその絶対最大規格電流以上の電流が流れることとなる。その場合、大電流が流れることで、ワイヤーハーネス及びＦＥＴが損傷することがある。

特許文献２に記載の駆動回路では、短絡などが生じて過大電流が流れる事態になった場合においても、パワーＦＥＴの負担をなくすことが可能である。しかしながら、特許文献２においては、過大電流が生じた際にパワーＦＥＴのゲートとソースとの間の電位差Ｖｇｓを変化させるために、２つのバイポーラトランジスタが用いられている。特許文献２では、パワーＦＥＴのオン領域とオフ領域とを切り替えるために２つのバイポーラトランジスタが必要であり、部品点数が多いという問題がある。

また、特許文献３に記載の負荷駆動装置では、過電流が検出されたときに、電流駆動素子を停止させることができる。しかしながら、特許文献３では、制御にＣＰＵ（Central Processing Unit）が用いられており、過大電流に対する保護がソフトウェアを用いて実施される。短絡などが生じた場合は、迅速に電流駆動素子を停止することが望まれるのに対し、特許文献３に記載の負荷駆動装置においては、ソフトウェアの処理に要する時間が比較的に長く、短絡などの事象に対する対処は困難である。

本発明は、上記事情に鑑み、部品点数の増加を抑えつつ、短絡などの事象にも対処可能な出力ドライバ回路を提供することを目的とする。

上記目的を達成するために、本発明は、ソースが電源の一方の端子に接続され、及びドレインが負荷を介して前記電源の他方の端子に接続される電界効果トランジスタと、前記ソースと前記電源の一方の端子との間に直列に挿入される直列抵抗と、前記電界効果トランジスタのゲートに所定の電圧を印加するゲート電圧生成回路とを備え、前記所定の電圧をＶ_Ｇとし、前記電源の一方の端子の電圧をＶとし、前記負荷の定格電流をＩ_ｒとし、該定格電流Ｉ_ｒよりも大きい短絡発生時の過大電流をＩ_ｏとし、前記直列抵抗の抵抗値をＲとし、前記電界効果トランジスタがオンとなる第１のしきい値電圧をＶ_ｔｈ１としたとき、下記式、
｜Ｖ_ｔｈ１｜＋Ｉ_ｒ×Ｒ≦｜Ｖ−Ｖ_Ｇ｜＜｜Ｖ_ｔｈ１｜＋Ｉ_ｏ×Ｒ
を満たす出力ドライバ回路を提供する。

本発明の出力ドライバ回路は、部品点数の増加を抑えつつ、短絡などの事象にも対処することが可能である。

本発明の第１実施形態に係る出力ドライバ回路を示す回路。 トランジスタの動作のトランジェント解析に用いた回路モデルを示す図。 トランジェント波形を示す波形図。 出力ドライバ回路の通常動作時のトランジェント解析に用いた回路モデルを示す図。 出力ドライバ回路の通常動作時におけるトランジェント波形を示す波形図。 出力ドライバ回路の短絡故障時のトランジェント解析に用いた回路モデルを示す図。 出力ドライバ回路の短絡故障発生時におけるトランジェント波形を示す波形図。 本発明の第２実施形態に係る出力ドライバ回路を示す回路図。 出力ドライバ回路の通常動作時のトランジェント解析に用いた回路モデルを示す図。 出力ドライバ回路の通常動作時におけるトランジェント波形を示す波形図。 出力ドライバ回路の短絡故障時のトランジェント解析に用いた回路モデルを示す図。 出力ドライバ回路の短絡故障発生時におけるトランジェント波形を示す波形図。

以下、図面を参照しつつ、本発明の実施の形態を詳細に説明する。図１は、本発明の第１実施形態に係る出力ドライバ回路を示す。出力ドライバ回路１０は、トランジスタＱ１、直列抵抗Ｒ１、分圧回路１５、及びスイッチ回路２２を有する。出力ドライバ回路１０は、例えば車載向けの出力ドライバ回路として使用される。出力ドライバ回路１０は、例えばバッテリなどの直流電源に接続されており、ワイヤーハーネス１７を介して負荷ＲＬに電源（負荷電流）を供給する。

本実施形態において、トランジスタＱ１には、ｐチャネル型の電界効果トランジスタが用いられる。トランジスタＱ１のソースＳは、直列抵抗Ｒ１を介して、例えば直流１２Ｖの直流電源が接続される第１の電源端子１３に接続される。トランジスタＱ１のドレインＤは、ワイヤーハーネス１７を介して負荷ＲＬに接続され、更に負荷ＲＬを介して、接地電位が与えられる第２の電源端子２０に接続される。トランジスタＱ１がＯＮのとき、第１の電源端子１３から供給される直流電源がワイヤーハーネス１７を通じて負荷ＲＬに供給される。トランジスタＱ１がＯＦＦのとき、負荷ＲＬには直流電源が供給されない。

分圧回路１５は、分圧抵抗Ｒ３と分圧抵抗Ｒ５とを含む。分圧回路１５は、トランジスタＱ１のゲートＧに印加される所定の電圧を生成する。分圧回路１５は、スイッチ回路２２を介して第２の電源端子２０に接続される。スイッチ回路２２は、例えば抵抗Ｒ４とトランジスタＱ２とを含む。トランジスタＱ２は、バイポーラトランジスタであり、そのベースは、抵抗Ｒ４を介して制御信号Ｓｉｎが入力される制御信号端子１４に接続されている。分圧回路１５及びスイッチ回路２２は、ゲート電圧生成回路を構成する。

トランジスタＱ２は、制御信号端子１４に十分高い電圧、例えば１２Ｖが印加されている場合にＯＮ状態となり、分圧回路１５と第２の電源端子２０との間を接続する。トランジスタＱ２がＯＮ状態のとき、分圧回路１５において、分圧抵抗Ｒ３及び分圧抵抗Ｒ５を通じて、第１の電源端子１３側から第２の電源端子２０側に電流が流れる。トランジスタＱ２は、制御信号端子１４に低い電圧、例えば０Ｖが印加されている場合はＯＦＦ状態であり、分圧回路１５と第２の電源端子２０との間を接続しない。トランジスタＱ２がＯＦＦ状態のとき、分圧回路１５において、第１の電源端子１３側から第２の電源端子２０側に電流は流れない。

分圧回路１５は、スイッチ回路２２においてトランジスタＱ２がＯＮ状態のとき、第１の電源端子１３から入力される電源電圧を、分圧抵抗Ｒ３の抵抗値と分圧抵抗Ｒ５の抵抗値との比で定まる所定の分圧比で分圧する。分圧抵抗Ｒ３と抵抗Ｒ５の接続ノードは、トランジスタＱ１のゲートＧに接続されており、ゲートＧには、分圧回路１５で分圧された所定の電圧（Ｖ_Ｇ）が印加される。

分圧回路１５における分圧比は、通常使用時、つまりワイヤーハーネス１７などに短絡などが生じていない状態で使用されているときに、トランジスタＱ１のゲートＧとソースＳとの間の電位差Ｖｇｓ（その絶対値）が、トランジスタＱ１のＯＮ時のしきい値電圧（第１のしきい値電圧Ｖ_ｔｈ１）よりも少し高くなるように設定されている。電位差Ｖｇｓがしきい値電圧Ｖ_ｔｈ１より大きいことで、トランジスタＱ１はＯＮとなる飽和領域で動作する。この場合、トランジスタＱ１のソースＳとドレインＤとの間を流れる電流（ドレイン電流）Ｉ_ｄｓが、ワイヤーハーネス１７を介して負荷ＲＬに負荷電流として供給される。

一方、スイッチ回路２２においてトランジスタＱ２がＯＦＦ状態のとき、分圧回路１５の一端側が解放される。この場合、分圧回路１５は、第１の電源端子１３から入力される電源電圧を所定の分圧比で分圧しない。トランジスタＱ２がＯＦＦ状態のとき、トランジスタＱ１のゲートＧには電源電圧と等しい電圧が印加され、トランジスタＱ１のゲートＧとソースＳとの間の電位差Ｖｇｓはほぼ０になる。電位差Ｖｇｓがほぼ０Ｖとなることで、トランジスタＱ１はＯＦＦとなる。この状態は、トランジスタＱ１におけるソースＳとドレインＤの間の抵抗Ｒｄｓの抵抗値が大きくなった状態である。この場合、トランジスタＱ１のドレイン電流は０又はほぼ０であり、負荷ＲＬには負荷電流が供給されない。

本実施形態では、トランジスタＱ１のソースＳには、直列抵抗Ｒ１が直列に接続されており、トランジスタＱ１がＯＮの状態で負荷ＲＬに負荷電流が流れると、直列抵抗Ｒ１において電圧降下が発生する。直列抵抗Ｒ１における電圧降下Ｖ_Ｒ１は、負荷電流（ドレイン電流）をＩとしてＶ_Ｒ１＝Ｒ１×Ｉで表される。トランジスタＱ１のゲートＧとソースＳとの間の電位差Ｖｇｓは、電源電圧をＶｃｃとしたとき、Ｖｇｓ＝Ｖ_Ｇ−（Ｖｃｃ−Ｒ１×Ｉ）で表される。

本実施形態において、直列抵抗Ｒ１の抵抗値と、分圧回路１５における分圧抵抗Ｒ３の抵抗値及び分圧抵抗Ｒ５の抵抗値とは、短絡などが生じていない通常の状態における負荷電流、例えば負荷ＲＬの定格電流Ｉ_ｒに対して、電位差Ｖｇｓが、トランジスタＱ１のＯＮのしきい値電圧Ｖ_ｔｈ１以上となるように設定されている。具体的には、ゲート電圧Ｖ_Ｇは、｜Ｖｃｃ−Ｖ_Ｇ｜≧｜Ｖ_ｔｈ１｜＋Ｉ_ｒ×Ｒ１が満たされる電圧に設定される。トランジスタＱ１のドレイン電流は、ゲートＧとソースＳとの間の電位差Ｖｇｓに対して指数関数的に変化する。上記のように電位差Ｖｇｓがしきい値電圧Ｖ_ｔｈ１よりも少し高い電圧となるように設定されていることで、通常時における発熱を低減できる。

ここで、一般に、トランジスタＱ１のしきい値電圧Ｖ_ｔｈ１は、ドレイン電流が流れはじめるときのゲートＧとソースＳとの間の電位差Ｖｇｓとして定義される。例えば、しきい値電圧Ｖ_ｔｈ１は、電位差Ｖｇｓ（その絶対値）を増加させてドレイン電流を増やしていくときに、ドレイン電流が所定の基準電流に等しくなったときの電位差Ｖｇｓとして定義される。トランジスタＱ１において、電位差Ｖｇｓがしきい値電圧Ｖ_ｔｈ１以上のとき、ドレイン電流は、ソースとドレインとの間の電位差Ｖｄｓに依存せずに一定となる。しきい値電圧Ｖ_ｔｈ１は、複数の電位差Ｖｇｓについてドレイン電圧とドレイン電流との関係を求め、飽和領域において、ドレイン電圧を固定してドレイン電流の１／２乗とＶｇｓとの関係を求め、その関係におけるＸ軸の切片の電圧（ドレイン電流の１／２乗が０となるＶｇｓ）を求めることで得られた電圧としても定義され得る。

ワイヤーハーネス１７において破損などが生じ、供給側のワイヤーハーネス１７の配線が直接に第２の電源端子２０に接続された箇所に接触した場合、第１の電源端子１３から供給される電流は、直列抵抗Ｒ１及びトランジスタＱ１を通じて、負荷ＲＬを通らずに第２の電源端子２０に流れ込むことになる。この場合、トランジスタＱ１のドレイン電流は通常時よりも大きくなり、直列抵抗Ｒ１における電圧降下Ｖ_Ｒ１は、通常時のものに比べてドレイン電流が大きくなった分だけ大きくなる。

分圧回路１５が生成するゲート電圧Ｖ_Ｇは、ドレイン電流が大きくなっても変化しない。つまり、トランジスタＱ１のゲートＧに印加される電圧は変化しない。ドレイン電流の増加に伴って直列抵抗Ｒ１における電圧降下Ｖ_Ｒ１が大きくなると、トランジスタＱ１のゲートＧとソースＳとの間の電位差Ｖｇｓ（その絶対値）は、電圧降下Ｖ_Ｒ１が増加した分だけ減少する。電位差Ｖｇｓが、トランジスタＱ１のＯＮのしきい値電圧Ｖ_ｔｈ１よりも小さくなると、トランジスタＱ１は非飽和領域で動作し、ドレイン電流が低下する。

本実施形態では、分圧回路１５が生成するゲート電圧Ｖ_Ｇは、短絡などが生じて過大電流が生じたときに、その過大電流に対して、電位差Ｖｇｓが、トランジスタＱ１のＯＮのしきい値電圧Ｖ_ｔｈ１よりも低くなるように設定されている。具体的には、過大電流をＩ_ｏとしたとき、ゲート電圧Ｖ_Ｇは、｜Ｖｃｃ−Ｖ_Ｇ｜＜｜Ｖ_ｔｈ１｜＋Ｉ_ｏ×Ｒ１が満たされる電圧に設定される。本実施形態において、トランジスタＱ１がＯＦＦするときのしきい値電圧（第２のしきい値電圧）をＶ_ｔｈ２としたとき、｜Ｖ−Ｖ_Ｇ｜＞｜Ｖ_ｔｈ２｜＋Ｉ_ｏ×Ｒ１が満たされることが好ましい。ＯＦＦのしきい値電圧Ｖ_ｔｈ２は、例えば、ゲートＧとソースＳとの間の電位差Ｖｇｓ（その絶対値）を低下させてドレイン電流を減少させていったときに、ドレイン電流が０になるときの電位差Ｖｇｓとして定義される。この場合、過大電流が生じたとき、トランジスタＱ１を完全にＯＦＦにしない範囲において動作させることができる。

出力ドライバ回路１０において、トランジスタＱ１のゲートＧとソースＳとの間の電位差Ｖｇｓがしきい値電圧Ｖ_ｔｈ１を下回り、トランジスタＱ１のドレイン電流が低下すると、それに伴い、直列抵抗Ｒ１における電圧降下Ｖ_Ｒ１は低下する。電位差Ｖｇｓ及びドレイン電流は、直列抵抗Ｒ１の抵抗値で規定される定数に依存して収束し、ドレイン電流は、あらかじめ設定された電流値を超えない。その結果、ワイヤーハーネス１７が破損して電流が増加しても、電流制限がかかることになる。その際、電位差Ｖｇｓは、トランジスタＱ１のＯＮのしきい値Ｖ_ｔｈ１とＯＦＦのしきい値Ｖ_ｔｈ２との間の値を取る。別の言い方をすれば、トランジスタＱ１は、ＯＮの領域とＯＦＦの領域との間で動作する。

本実施形態では、出力ドライバ回路１０は、第１の電源端子１３とトランジスタＱ１のソースＳとの間に直列抵抗Ｒ１を有する。また、トランジスタＱ１のＯＮ時に、トランジスタＱ１のゲートＧには、分圧回路１５を用いて、通常時におけるゲートＧとソースＳとの間の電位差Ｖｇｓがしきい値電圧Ｖ_ｔｈ１よりも少し高い電圧となるように設定された電圧が印加される。出力ドライバ回路１０において、短絡などが生じてトランジスタＱ１のドレイン電流が増加すると、その分だけ直列抵抗Ｒ１の電圧降下が増加し、ソースＳの電位がゲートＧの電位に近づく。電位差Ｖｇｓがしきい値電圧Ｖ_ｔｈ１を下回ると、トランジスタＱ１はＯＮ状態を維持できず、ドレイン電流が減少する。トランジスタＱ１と直列抵抗Ｒ１と分圧回路１５の分圧抵抗Ｒ３及びＲ５とを、あらかじめ部品定格内でトランジスタＱ１のＯＮを維持できない定数を選定して実装しておけば、回路部品が破損するのを防止できる。このため、信頼性を向上することができ、また、保守性を改善することができる。本実施形態では、例えばワイヤーハーネス１７が短絡しても、回路部品の破損が防止できるため、発煙又は発火に至る事故を未然に防止でき、出力ドライバ回路１０が搭載される車両などの延焼を防止できる。

また、本実施形態において、トランジスタＱ１は、通常のＯＮの際は、飽和領域で使用される。トランジスタＱ１は、非常時のワイヤーハーネス１７などの短絡時は、非飽和領域で動作する。本実施形態では、通常時と非常時の動作を、１つのトランジスタＱ１を使用して機能実現できるため、部品点数が少なくて済み、出力ドライバ回路１０を安価に製造可能である。さらに、本実施形態では、ワイヤーハーネス１７の破損時にトランジスタＱ１の保護が可能であるため、ワイヤーハーネス自身の特別な保護を行う必要がない。例えば、ワイヤーハーネス１７に２重絶縁ワイヤーハーネスを使用し、或いは電気配管を使用する必要はない。本実施形態では、この点においても費用の削減が可能である。

以下、数値例を用いて説明する。まず、トランジスタＱ１のしきい値電圧Ｖ_ｔｈ１及びＶ_ｔｈ２について説明する。図２は、トランジスタの動作のトランジェント解析に用いた回路モデルを示す。本発明者は、図２に示される回路モデルを用いて、トランジスタＱ１の動作を、Ｓｐｉｃｅを用いてトランジェント解析した。トランジェント解析において、トランジスタＱ１には、ｐチャネル型のＦＥＴであるＩＲＦ９５１０を用いた。図２に示される回路モデルにおいて、トランジスタＱ１のゲートには抵抗Ｒ４を介して可変電圧電源が接続されている。トランジェント解析では、可変電圧電源が出力する電圧を、０Ｖから１２Ｖまでの範囲で徐々に変化させた。

以下の数値例において、設計目標として、負荷ＲＬの負荷電流は１Ａ以上であるとする。しきい値電圧Ｖ_ｔｈ及びソースとドレインとの間の抵抗Ｒｄｓは、トランジスタＱ１のドレイン電流に依存して変化する。本発明者は、ドレイン電流は設計目標として１．２Ａ程度の電流とし、シミュレーションを用いてしきい値電圧Ｖ_ｔｈの確認を行った。抵抗Ｒ４の抵抗値は１０ｋΩとし、負荷ＲＬの抵抗値は８．２Ωとした。なお、図２に示されるように、トランジスタＱ１の動作の解析に用いられる回路モデルにおいて、直列抵抗Ｒ１は省略されている。

図３は、トランジスタＱ１の動作時のトランジェント波形を示す。図３において、縦軸は電圧又は電流を表し、横軸は時間を表している。トランジェント解析では、ゲート電圧を１２Ｖから０Ｖまで徐々に変化させつつ、図２のＡ点の電圧（ＶＡ）、Ｂ点の電圧（ＶＢ）、Ｃ点を流れる電流（ＩＣ）、及びＤ点の電圧（ＶＤ）を求めた。Ａ点の電圧ＶＡはトランジスタＱ１のゲート電圧に相当し、Ｂ点の電圧はソース電圧に相当する。電圧ＶＡと電圧ＶＢとの差は、トランジスタＱ１におけるゲートとソースとの間の電位差Ｖｇｓに相当する。また、Ｃ点を流れる電流ＩＣはトランジスタＱ１のドレイン電流（負荷電流）に相当し、Ｄ点の電圧ＶＤは負荷に供給される電圧に相当する。

電圧ＶＡが１２Ｖのとき、ゲートとソースとの間の電位差Ｖｇｓは０Ｖであり、電流ＩＣは０である。電圧ＶＡを１２Ｖから徐々に低下させていくと、時刻ｔ１１で電流ＩＣが流れ始めた。このときの電圧ＶＡは８．８６６Ｖであった。時刻ｔ１１における電圧ＶＡと電圧ＶＢ（電源電圧）との差を、トランジスタＱ１のＯＦＦのしきい値電圧Ｖ_ｔｈ２と定義すると、しきい値電圧Ｖ_ｔｈ２は、ＶＡ−ＶＢ＝８．８６６−１２≒−３．１Ｖとなる。

電圧ＶＡを更に低下させていくと、ゲートとソースとの間の電位差Ｖｇｓが増加するに連れて、ドレイン電流である電流ＩＣは増加していった。電位差Ｖｇｓが十分に大きくなると、トランジスタＱ１はＯＮとなり、電圧ＶＡを変化させても、電流ＩＣの大きさはほぼ一定となった。

図３を参照すると、電流ＩＣは、時刻ｔ１２以降、ほぼ一定となっていることがわかる。電流ＩＣが一定になり始める時刻ｔ１２における電圧ＶＡは４．８１７Ｖであった。時刻ｔ１２における電圧ＶＡと電圧ＶＢとの差を、トランジスタＱ１のＯＮのしきい値電圧Ｖ_ｔｈ１と定義すると、しきい値電圧Ｖ_ｔｈ１は、ＶＡ−ＶＢ＝４．８１７−１２≒−７．２Ｖとなる。ゲートとソースとの間の電位差Ｖｇｓがしきい値電圧Ｖ_ｔｈ１以上となっている時刻ｔ１２以降において、電圧ＶＤで示されるように、負荷ＲＬには十分な大きさの電圧が供給された。

次いで、出力ドライバ回路１０の通常動作時の動作について説明する。図４は、出力ドライバ回路の通常動作時のトランジェント解析に用いた回路モデルを示す。本発明者は、図４に示される回路モデルを用いて、出力ドライバ回路の通常動作時の動作を、Ｓｐｉｃｅを用いてトランジェント解析した。

トランジェント解析において、図２の回路モデルと同様に、トランジスタＱ１には、ｐチャネル型のＦＥＴであるＩＲＦ９５１０を用いた。また、負荷ＲＬの抵抗値は８．２Ωとした。直列抵抗Ｒ１には２Ｗ品の抵抗を用い、直列抵抗Ｒ１の抵抗値は、正常動作時に１Ｖ未満の電圧降下とすることを見込んで、Ｅ２４系列から０．７４Ωとした。分圧回路１５（図１を参照）の分圧抵抗Ｒ３及びＲ５の抵抗値は、設計目標としてゲートとソースとの間の電位差Ｖｇｓが８Ｖ程度となるように、Ｅ２４系列からそれぞれ８２ｋΩ及び３９ｋΩとした。スイッチ回路２２（図１を参照）を構成するトランジスタＱ２には、ｎｐｎ型のバイポーラトランジスタ２Ｎ２４８４を用い、抵抗Ｒ４の抵抗値は３ｋΩとした。

図５は、出力ドライバ回路の通常動作時におけるトランジェント波形を示す。図５において、縦軸は電圧又は電流を表し、横軸は時間を表している。トランジェント解析では、制御信号端子１４に入力する制御信号Ｓｉｎを高電圧と低電圧との間で切り替えつつ、図４のＡ点の電圧（ＶＡ）、Ｂ点の電圧（ＶＢ）、Ｃ点を流れる電流（ＩＣ）、及びＤ点の電圧（ＶＤ）を求めた。Ａ点の電圧ＶＡはトランジスタＱ１のゲート電圧に相当し、Ｂ点の電圧はソース電圧に相当し、Ｃ点を流れる電流ＩＣはトランジスタＱ１のドレイン電流（負荷電流）に相当し、Ｄ点の電圧ＶＤは負荷に供給される電圧に相当する。電源電圧と電圧ＶＢとの差は直列抵抗Ｒ１における電圧降下に相当する。

時刻ｔ２１でトランジスタＱ２がＯＮすると、分圧抵抗Ｒ３と分圧抵抗Ｒ５との接続ノードの電圧は３．８４Ｖとなり、トランジスタＱ１のゲート電圧である電圧ＶＡは約３．８４Ｖになった。このとき、トランジスタＱ１のゲートとソースとの間の電位差Ｖｇｓはしきい値電圧Ｖ_ｔｈ１よりも大きく、トランジスタＱ１がＯＮすることで、負荷電流でもある電流ＩＣが流れ始めた。

時刻２１でトランジスタＱ１がＯＮした後、電流ＩＣは１．１９Ａであった。電流ＩＣが流れることで、トランジスタＱ１のソース電圧である電圧ＶＢは１１．１２Ｖ程度となった。別の言い方をすると、電流ＩＣに伴う直列抵抗Ｒ１の電圧降下は０．８８Ｖ程度であった。電圧ＶＡは、例えば異常時の負荷電流に対して、電流ＩＣがその異常時の負荷電流になった場合にゲートとソースとの電位差Ｖｇｓがしきい値電圧Ｖ_ｔｈ１よりも低くなるように設定されているものとする。電圧ＶＡは、通常動作時に直列抵抗Ｒ１に電圧降下が生じてもゲートとソースとの電位差Ｖｇｓがしきい値電圧Ｖ_ｔｈ１以下とならないように設定されており、トランジスタＱ１はＯＮを維持できた。

トランジスタＱ１がＯＮのとき、負荷に供給される電圧である電圧ＶＤは、９．７５Ｖ程度であり、負荷ＲＬに十分な大きさの電圧が供給されることが確認できた。時刻ｔ２２でスイッチ回路２２のトランジスタＱ２がＯＦＦし、電圧ＶＡが電源電圧１２Ｖになると、トランジスタＱ１はＯＦＦした。このとき、電流ＩＣは０になり、電圧ＶＢは１２Ｖになり、電圧ＶＤは０Ｖとなった。

続いて、短絡などが生じた場合の出力ドライバ回路１０の動作について説明する。図６は、出力ドライバ回路の短絡故障時のトランジェント解析に用いた回路モデルを示す。図６に示される回路モデルは、トランジスタＱ１のドレインと負荷ＲＬとの間においてワイヤーハーネス１７に破損などが生じて、トランジスタＱ１のドレインが低抵抗な短絡抵抗Ｒ６を介して第２の電源端子２０に接続されている点で、図４に示される回路モデルと異なる。短絡抵抗Ｒ６の抵抗値は０．００１Ωとした。本発明者は、図６に示される回路モデルを用いて、出力ドライバ回路の短絡（地絡）故障発生時の動作を、Ｓｐｉｃｅを用いてトランジェント解析した。

図７は、出力ドライバ回路の短絡故障発生時におけるトランジェント波形を示す。図７において、縦軸は電圧又は電流を表し、横軸は時間を表している。トランジェント解析では、通常動作時の解析と同様に、制御信号端子１４に入力する制御信号Ｓｉｎを高電圧と低電圧との間で切り替えつつ、図６のＡ点の電圧（ＶＡ）、Ｂ点の電圧（ＶＢ）、Ｃ点を流れる電流（ＩＣ）、及びＤ点の電圧（ＶＤ）を求めた。Ａ点の電圧ＶＡはトランジスタＱ１のゲート電圧に相当し、Ｂ点の電圧はソース電圧に相当し、Ｃ点を流れる電流ＩＣはトランジスタＱ１のドレイン電流（負荷電流）に相当し、Ｄ点の電圧ＶＤは負荷に供給される電圧に相当する。

時刻ｔ３１でトランジスタＱ２がＯＮすると、分圧抵抗Ｒ３と分圧抵抗Ｒ５との接続ノードの電圧は３．８４Ｖとなり、トランジスタＱ１のゲート電圧である電圧ＶＡは約３．８４Ｖになった。この点は、図５に示されるものと同様である。トランジスタＱ１のゲートとソースとの間の電位差Ｖｇｓがしきい値電圧Ｖ_ｔｈ１よりも大きくなると、トランジスタＱ１がＯＮし、負荷電流でもある電流ＩＣが流れ始める。このとき、トランジスタＱ１のドレインは短絡抵抗Ｒ６を通じて接地されており、通常時よりも大きな電流が電流ＩＣとして流れ始める。

電流ＩＣとして通常時よりも大きい電流が流れ始めると、電流が増加した分だけ直列抵抗Ｒ１の電圧降下が大きくなり、その分だけトランジスタＱ１のソース電圧である電圧ＶＢが低下する。電圧ＶＢが低下すると、電圧ＶＡと電圧ＶＢとの差が小さくなる。ゲートとソースとの間の電位差Ｖｇｓがしきい値電圧Ｖ_ｔｈ１よりも小さくなると、トランジスタＱ１がＯＮを維持できなくなる。トランジスタＱ１がＯＮを維持できないことで、電流ＩＣが減少して電圧ＶＢは上昇し、電位差Ｖｇｓは大きくなる。このような動作の結果、電流ＩＣは１．６Ａとなり、電圧ＶＢは１０．８Ｖになった。電位差Ｖｇｓは、３．８４Ｖ−１０．８Ｖ＝−６．９６Ｖであり、この電位差（その絶対値）は、上記したしきい値電圧Ｖ_ｔｈ１の絶対値（７．２Ｖ）よりも低い。

トランジスタＱ１のドレインは低抵抗の短絡抵抗Ｒ６を通じて接地されているため、電圧ＶＤはほぼ０のまま変化しない。トランジスタＱ１は、電位差Ｖｇｓがしきい値電圧Ｖ_ｔｈ１よりも低い状態で動作を続け、出力ドライバ回路１０において、電流ＩＣを１．６Ａに制限できることが確認された。時刻ｔ３２でスイッチ回路２２のトランジスタＱ２がＯＦＦし、電圧ＶＡが電源電圧１２Ｖになると、トランジスタＱ１はＯＦＦし、電流ＩＣは０になり、電圧ＶＢは１２Ｖになった。

以上の具体的な数値例からも理解されるように、本実施形態に係る出力ドライバ回路１０は、特許文献２とは異なり、ゲートとソースの間にバイポーラトランジスタを設けることなく出力電流の制限が可能である。従って、本実施形態に係る出力ドライバ回路１０は、部品点数の増加を抑えつつ、短絡などの事象にも対処することが可能である。

引き続き、本発明の第２実施形態を説明する。図８は、本発明の第２実施形態に係る出力ドライバ回路を示す。出力ドライバ回路１０ａは、トランジスタＱ１、直列抵抗Ｒ１、及びロジックゲート１６を有する。ロジックゲート（ロジック回路）１６は、例えばＴＴＬ（Transistor-transistor logic）回路、又はＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路で構成される。

本実施形態では、トランジスタＱ１には、ｎチャネル型の電界効果トランジスタが用いられる。トランジスタＱ１のドレインＤは、ワイヤーハーネス１７を介して負荷ＲＬに接続され、更に負荷ＲＬを介して、例えば＋１２Ｖの直流電源が接続される第１の電源端子１３に接続される。トランジスタＱ１のソースＳは、直列抵抗Ｒ１を介して、接地電位が与えられる第２の電源端子２０に接続される。トランジスタＱ１がＯＮのとき、ワイヤーハーネス１７が第２の電源端子２０に接続され、負荷ＲＬに電流が供給される。トランジスタＱ１がＯＦＦのとき、負荷ＲＬには電流が供給されない。

本実施形態では、分圧回路１５及びスイッチ回路２２（図１を参照）に代えて、ロジックゲート１６が用いられる。ロジックゲート１６は、ゲート電圧生成回路を構成し、トランジスタＱ１のゲートに所定の電圧を出力する。ロジックゲート１６は、制御信号端子１４に接続されており、制御信号端子１４から入力される制御信号Ｓｉｎに応じて、トランジスタＱ１のゲートＧに出力する電圧（ゲート電圧）を、所定の電圧と０Ｖとの間で切り替える。

制御信号Ｓｉｎは、例えば０Ｖと５Ｖの論理レベルを有している。ロジックゲート１６は、制御信号Ｓｉｎが０Ｖ（Ｌｏｗレベル）のときゲート電圧を０Ｖとし、制御信号Ｓｉｎが５Ｖ（Ｈｉｇｈレベル）のときゲート電圧を所定の電圧とする。一般には、ロジックゲート１６の出力電圧は５Ｖ以下である。本実施形態において、トランジスタＱ１にｎチャネル型のＦＥＴが用いられる場合は、接地電位が基準の電位であるため、トランジスタＱ１のゲートＧにロジックゲート１６を直接に接続して使用できる。

ロジックゲート１６が出力する所定の電圧は、通常使用時、つまりワイヤーハーネス１７などに短絡などが生じていない状態で使用されているときに、トランジスタＱ１のゲートとソースとの間の電位差Ｖｇｓが、トランジスタＱ１のＯＮ時のしきい値電圧Ｖ_ｔｈ１よりも少し高くなるように設定されている。電位差Ｖｇｓがしきい値電圧Ｖ_ｔｈ１より大きいことで、トランジスタＱ１はＯＮとなる飽和領域で動作する。この場合、トランジスタＱ１のソースＳとドレインＤとの間に電流（ドレイン電流）が流れ、負荷ＲＬに負荷電流が流れる。

本実施形態においても、トランジスタＱ１のソースＳには、直列抵抗Ｒ１が直列に接続されており、トランジスタＱ１がＯＮの状態で負荷ＲＬに負荷電流が流れると、直列抵抗Ｒ１において電圧降下が発生する。トランジスタＱ１のゲートＧとソースＳとの間の電位差Ｖｇｓは、ロジックゲート１６が出力する所定の電圧（ゲート電圧）をＶ_Ｇとしたとき、Ｖｇｓ＝Ｖ_Ｇ−Ｒ１×Ｉで表される。つまり、電位差Ｖｇｓは、ゲート電圧Ｖ_Ｇに対して、直列抵抗Ｒ１の電圧降下分だけ低くなる。

本実施形態において、直列抵抗Ｒ１の抵抗値とロジックゲート１６が出力するゲート電圧Ｖ_Ｇとは、短絡などが生じていない通常の状態における負荷電流、例えば負荷ＲＬの定格電流Ｉ_ｒに対して、電位差Ｖｇｓが、トランジスタＱ１のＯＮのしきい値電圧Ｖ_ｔｈ１以上となるように設定されている。具体的には、ゲート電圧Ｖ_Ｇは、Ｖ_Ｇ≧Ｖ_ｔｈ１＋Ｉ_ｒ×Ｒ１が満たされる電圧に設定される。

ワイヤーハーネス１７において破損などが生じ、ワイヤーハーネス１７の配線が直接に第１の電源端子１３に接続された箇所に接触した場合、その接触箇所を通じて負荷ＲＬを通らずにトランジスタＱ１に向けて電流がながれ、その電流が、トランジスタＱ１から直列抵抗Ｒ１を通じて第２の電源端子２０に流れ込むことになる。この場合、トランジスタＱ１のドレイン電流は通常時よりも大きくなり、直列抵抗Ｒ１における電圧降下Ｖ_Ｒ１は、通常時のものに比べてドレイン電流が大きくなった分だけ大きくなる。

ロジックゲート１６が出力するゲート電圧Ｖ_Ｇは、ドレイン電流が大きくなっても変化しない。つまり、トランジスタＱ１のゲートＧに印加される電圧は変化しない。ドレイン電流の増加に伴って直列抵抗Ｒ１における電圧降下Ｖ_Ｒ１が大きくなると、トランジスタＱ１のゲートＧとソースＳとの間の電位差Ｖｇｓは、電圧降下Ｖ_Ｒ１が増加した分だけ減少する。電位差Ｖｇｓが、トランジスタＱ１のＯＮのしきい値電圧Ｖ_ｔｈ１よりも小さくなると、トランジスタＱ１は非飽和領域で動作し、ドレイン電流が低下する。

本実施形態では、ロジックゲート１６が出力するゲート電圧Ｖ_Ｇは、短絡などが生じて過大電流が生じたときに、その過大電流に対して、電位差Ｖｇｓが、トランジスタＱ１のＯＮのしきい値電圧Ｖ_ｔｈ１よりも低くなるように設定されている。具体的には、過大電流をＩ_ｏとしたとき、電圧Ｖ_Ｇは、Ｖ_Ｇ＜Ｖ_ｔｈ１＋Ｉ_ｏ×Ｒ１が満たされる電圧に設定される。本実施形態において、トランジスタＱ１がＯＦＦするときのしきい値電圧をＶ_ｔｈ２としたとき、Ｖ_Ｇ＞Ｖ_ｔｈ２＋Ｉ_ｏ×Ｒ１が満たされることが好ましい。この場合、過大電流が生じたとき、トランジスタＱ１を完全にＯＦＦにしない範囲において動作させることができる。

以下、数値例を用いて説明する。まず、出力ドライバ回路１０ａの通常動作時の動作について説明する。図９は、出力ドライバ回路の通常動作時のトランジェント解析に用いた回路モデルを示す。本発明者は、図９に示される回路モデルを用いて、出力ドライバ回路の通常動作時の動作を、Ｓｐｉｃｅを用いてトランジェント解析した。トランジェント解析において、トランジスタＱ１には、ｎチャネル型のＦＥＴであるＩＲＦ１０１０Ｇを用いた。また、直列抵抗Ｒ１の抵抗値は０．４７Ωとし、負荷ＲＬの抵抗値は８Ωとした。

図１０は、出力ドライバ回路１０ａの通常動作時におけるトランジェント波形を示す。図１０において、縦軸は電圧又は電流を表し、横軸は時間を表している。トランジェント解析では、制御信号端子１４に入力する制御信号Ｓｉｎを高電圧と低電圧との間で切り替えつつ、図９のＡ点の電圧（ＶＡ）、Ｂ点の電圧（ＶＢ）、Ｃ点の電圧（ＶＣ）、及びＤ点を流れる電流（ＩＤ）を求めた。Ａ点の電圧ＶＡはトランジスタＱ１のソース電圧に相当し、Ｂ点の電圧は負荷ＲＬの電源端子１３とは反対側の電圧に相当し、Ｃ点の電圧はトランジスタＱ１のゲート電圧に相当し、Ｄ点を流れる電流ＩＤはトランジスタＱ１のドレイン電流（負荷電流）に相当する。電圧ＶＣと電圧ＶＡとの差は、トランジスタＱ１におけるゲートとソースとの間の電位差Ｖｇｓに相当し、電源電圧と電圧ＶＢとの差は負荷ＲＬの電圧降下（印加電圧）に相当する。

時刻ｔ２１でロジックゲート１６がゲート電圧Ｖ_Ｇを出力すると、電圧ＶＣは４．９６Ｖとなった。このとき、トランジスタＱ１のゲートとソースとの間の電位差Ｖｇｓはしきい値電圧Ｖ_ｔｈ１よりも大きく、トランジスタＱ１がＯＮすることで、負荷電流である電流ＩＤが流れ始めた。電流ＩＤは１．４Ａであった。電流ＩＤが流れ、直列抵抗Ｒ１に電圧降下が生じることで、トランジスタＱ１のソース電圧である電圧ＶＡは０．６６Ｖとなった。電圧ＶＣは、通常動作時に直列抵抗Ｒ１に電圧降下が生じてもゲートとソースとの電位差Ｖｇｓがしきい値電圧Ｖ_ｔｈ１以下とならないように設定されており、トランジスタＱ１はＯＮを維持できた。

トランジスタＱ１がＯＮのとき、負荷ＲＬの他端側の電圧ＶＢは０．７９Ｖとなり、負荷ＲＬに印加される電圧は１１．２１Ｖであった。時刻ｔ４２でロジックゲート１６が出力する電圧が０Ｖとなると、ゲート電圧である電圧ＶＣは０Ｖになり、トランジスタＱ１はＯＦＦした。このとき、電流ＩＤは０になり、電圧ＶＡは０Ｖになり、電圧ＶＢは１２Ｖとなった。時刻ｔ４３でロジックゲート１６が電圧Ｖ_Ｇを出力するとトランジスタＱ１がＯＮし、時刻ｔ４４でロジックゲート１６が０Ｖを出力するとトランジスタＱ１がＯＦＦして、同様な動作が繰り返された。

次いで、短絡などが生じた場合の出力ドライバ回路１０ａの動作について説明する。図１１は、出力ドライバ回路１０ａの短絡故障時のトランジェント解析に用いた回路モデルを示す。図１１に示される回路モデルは、トランジスタＱ１のドレインと負荷ＲＬとの間においてワイヤーハーネス１７に破損などが生じて、トランジスタＱ１のドレインが低抵抗な短絡抵抗Ｒ７を介して第１の電源端子１３に接続されている点で、図９に示される回路モデルと異なる。短絡抵抗Ｒ７の抵抗値は０．００１Ωとした。本発明者は、図１１に示される回路モデルを用いて、出力ドライバ回路の短絡（天絡）故障発生時の動作を、Ｓｐｉｃｅを用いてトランジェント解析した。

図１２は、出力ドライバ回路の短絡故障発生時におけるトランジェント波形を示す。図１２において、縦軸は電圧又は電流を表し、横軸は時間を表している。トランジェント解析では、制御信号端子１４に入力する制御信号Ｓｉｎを高電圧と低電圧との間で切り替えつつ、図１１のＡ点の電圧（ＶＡ）、Ｂ点の電圧（ＶＢ）、Ｃ点の電圧（ＶＣ）、及びＤ点を流れる電流（ＩＤ）を求めた。Ａ点の電圧ＶＡはトランジスタＱ１のソース電圧に相当し、Ｂ点の電圧はワイヤーハーネス１７の一端側の電圧に相当し、Ｃ点の電圧はトランジスタＱ１のゲート電圧に相当し、電流ＩＤはトランジスタＱ１のドレイン電流（負荷電流）に相当する。

時刻ｔ５１で、ロジックゲート１６がゲート電圧Ｖ_Ｇを出力すると、トランジスタＱ１のゲート電圧である電圧ＶＣは４．９６Ｖとなり、トランジスタＱ１がＯＮした。この点は、図１０に示されるものと同様である。トランジスタＱ１がＯＮすると、トランジスタＱ１のドレイン電流でもある電流ＩＤが流れ始める。このとき、トランジスタＱ１のドレインは短絡抵抗Ｒ７を通じて＋１２Ｖの電源端子に接地されており、通常時よりも大きな電流が電流ＩＤとして流れ始める。

電流ＩＤとして通常時よりも大きい電流が流れ始めると、電流が増加した分だけ直列抵抗Ｒ１の電圧降下が大きくなり、その分だけトランジスタＱ１のソース電圧である電圧ＶＡが上昇する。電圧ＶＡが上昇すると、電圧ＶＣと電圧ＶＡとの差が小さくなる。ゲートとソースとの間の電位差Ｖｇｓがしきい値電圧Ｖ_ｔｈ１よりも小さくなると、トランジスタＱ１がＯＮを維持できなくなる。トランジスタＱ１がＯＮを維持できないことで、電流ＩＤが減少して電圧ＶＡは減少し、電位差Ｖｇｓは大きくなる。このような動作の結果、電流ＩＤは２．８Ａとなり、電圧ＶＡは１．３１Ｖになった。

トランジスタＱ１のドレインは低抵抗の短絡抵抗Ｒ６を通じて＋１２Ｖ側の電源に接続されているため、電圧ＶＢはほぼ１２Ｖのまま変化しない。トランジスタＱ１は、電位差Ｖｇｓがしきい値電圧Ｖ_ｔｈ１よりも低い状態で動作を続け、出力ドライバ回路１０ａにおいて、電流ＩＤを２．８Ａに制限できることが確認された。

時刻ｔ５２でロジックゲート１６が出力する電圧が０Ｖとなると、電圧ＶＣは０Ｖになり、トランジスタＱ１はＯＦＦした。このとき、電流ＩＤは０になり、電圧ＶＡは０Ｖになった。時刻ｔ５３でロジックゲート１６が電圧Ｖ_Ｇを出力するとトランジスタＱ１がＯＮし、時刻ｔ５４でロジックゲート１６が０Ｖを出力するとトランジスタＱ１がＯＦＦして、同様な動作が繰り返された。

以上の具体的な数値例からも理解されるように、本実施形態に係る出力ドライバ回路１０ａにおいても、第１実施形態と同様に、ゲートとソースの間にバイポーラトランジスタを設けることなく出力電流の制限が可能である。従って、本実施形態に係る出力ドライバ回路１０ａにおいても、部品点数の増加を抑えつつ、短絡などの事象にも対処することが可能である。他の効果も、第１実施形態と同様である。

なお、第１実施形態ではトランジスタＱ１にｐチャネル型のＦＥＴを用い、第２実施形態ではトランジスタＱ１にｎチャネル型のＦＥＴを用いる例を示したが、これら実施形態において、ＦＥＴのタイプは特に限定されない。分圧回路１５及びスイッチ回路２２（図１を参照）が用いられる第１実施形態において、トランジスタＱ１にｎチャネル型のＦＥＴを用いることしてもよい。また、ロジックゲート１６が用いられる第２実施形態において、トランジスタＱ１にｐチャネル型のＦＥＴを用いることとしてもよい。ｐチャネル型のＦＥＴが用いる場合は、第１実施形態において説明したものと同様に、負荷ＲＬの高電位側にＦＥＴが配置されればよく、ｎチャネル型のＦＥＴが用いられる場合は、第２実施形態において説明したものと同様に、負荷ＲＬの低電位側にＦＥＴが配置されればよい。

また、第１実施形態ではゲート電圧生成回路が分圧回路１５を含み、第２実施形態ではゲート電圧生成回路がロジックゲート１６を含む例を説明したが、これらには限定されない。ゲート電圧生成回路は、トランジスタＱ１のゲートに所望の電圧を印加できる任意の回路で構成でき、回路のタイプや構成などは特に限定されない。また、上記各実施形態では、トランジスタＱ１と負荷ＲＬとがワイヤーハーネス１７を用いて接続される例を示したが、これには限定されない。トランジスタＱ１と負荷ＲＬとの接続には、任意の配線材料を用いることが可能である。

以上、本発明の実施形態を詳細に説明したが、本発明は、上記した実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で上記実施形態に対して変更や修正を加えたものも、本発明に含まれる。

１０：出力ドライバ回路
１３、２０：電源端子
１４：制御信号端子
１５：分圧回路
１６：ロジックゲート
１７：ワイヤーハーネス
２２：スイッチ回路
Ｑ１、Ｑ２：トランジスタ
Ｒ１：直列抵抗
Ｒ３、Ｒ５：分圧抵抗
Ｒ４：抵抗
Ｒ６、Ｒ７：短絡抵抗

Claims (10)

1. ソースが電源の一方の端子に接続され、及びドレインが負荷を介して前記電源の他方の端子に接続される電界効果トランジスタと、
   前記ソースと前記電源の一方の端子との間に直列に挿入される直列抵抗と、
   前記電界効果トランジスタのゲートに所定の電圧を印加するゲート電圧生成回路とを備え、
   前記所定の電圧をＶ_Ｇとし、前記電源の一方の端子の電圧をＶとし、前記負荷の定格電流をＩ_ｒとし、該定格電流Ｉ_ｒよりも大きい短絡発生時の過大電流をＩ_ｏとし、前記直列抵抗の抵抗値をＲとし、前記電界効果トランジスタがオンとなる第１のしきい値電圧をＶ_ｔｈ１としたとき、下記式、
   ｜Ｖ_ｔｈ１｜＋Ｉ_ｒ×Ｒ≦｜Ｖ−Ｖ_Ｇ｜＜｜Ｖ_ｔｈ１｜＋Ｉ_ｏ×Ｒ
   を満たす出力ドライバ回路。
2. 前記電界効果トランジスタのドレイン電流が０となる第２のしきい値電圧をＶ_ｔｈ２としたとき、下記式、
   ｜Ｖ−Ｖ_Ｇ｜＞｜Ｖ_ｔｈ２｜＋Ｉ_ｏ×Ｒ
   を更に満たす請求項１に記載の出力ドライバ回路。
3. ゲート電圧生成回路が所定の分圧比で電源電圧を分圧し、前記所定の電圧を生成する分圧回路を含む請求項１又は２に記載の出力ドライバ回路。
4. 前記ゲート電圧生成回路が、前記分圧回路と前記電源の他方の端子との間に挿入された制御用トランジスタを更に含み、前記制御用トランジスタは制御信号に応じてオンし、前記分圧回路は前記制御用トランジスタがオンすると前記電源電圧を分圧する請求項３に記載の出力ドライバ回路。
5. 前記ゲート電圧生成回路が、前記所定の電圧を出力するロジックゲートを含む請求項１又は２に記載の出力ドライバ回路。
6. 前記ロジックゲートは制御信号に応じて前記所定の電圧を出力する請求項５に記載の出力ドライバ回路。
7. 前記負荷は、ワイヤーハーネスを介して前記電界効果トランジスタに接続される請求項１から６何れか１項に記載の出力ドライバ回路。
8. 前記電源は車両に搭載されるバッテリである請求項１から７何れか１項に記載の出力ドライバ回路。
9. 前記電界効果トランジスタはｐチャネル型のトランジスタであり、前記直列抵抗は、前記電源の高電位側の電源端子と前記ソースとの間に接続される請求項１から８何れか１項に記載の出力ドライバ回路。
10. 前記電界効果トランジスタはｎチャネル型のトランジスタであり、前記直列抵抗は、前記電源の低電位側の電源端子と前記ソースとの間に接続される請求項１から８何れか１項に記載の出力ドライバ回路。

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