JPH09135158A - Ｐチャネルｆｅｔのゲート駆動回路 - Google Patents
Ｐチャネルｆｅｔのゲート駆動回路Info
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- JPH09135158A JPH09135158A JP7288998A JP28899895A JPH09135158A JP H09135158 A JPH09135158 A JP H09135158A JP 7288998 A JP7288998 A JP 7288998A JP 28899895 A JP28899895 A JP 28899895A JP H09135158 A JPH09135158 A JP H09135158A
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Abstract
(57)【要約】
【課題】 ＦＥＴのゲートしきい値電圧に影響されるこ
と無く、ＦＥＴを確実にオフ状態にすると共に消費電力
を低減することができるＰチャネルＦＥＴのゲート駆動
回路を提供する。 【解決手段】 ＦＥＴ１０のソースは、ソース抵抗１１
を介して駆動用電源１２に、ドレインは負荷１３に接続
されている。また、ＦＥＴ１０のソースは、コレクタ抵
抗１５を介してトランジスタ１４のコレクタに接続さ
れ、そのトランジスタ１４のエミッタは、エミッタ抵抗
１６を介してアースに接続されている。そして、ＦＥＴ
１０のゲートは、トランジスタ１４のコレクタに接続さ
れていると共に、ダイオード１７及びゲート電位確定用
抵抗１８の直列回路を介してＦＥＴ１０のソースに接続
されている。而して、ＦＥＴ１０がオフ状態の場合のゲ
ート電位は、ソース電位よりもダイオード１７の順方向
電圧及びゲート電位確定用抵抗１８の電圧降下分だけ高
くなる。
と無く、ＦＥＴを確実にオフ状態にすると共に消費電力
を低減することができるＰチャネルＦＥＴのゲート駆動
回路を提供する。 【解決手段】 ＦＥＴ１０のソースは、ソース抵抗１１
を介して駆動用電源１２に、ドレインは負荷１３に接続
されている。また、ＦＥＴ１０のソースは、コレクタ抵
抗１５を介してトランジスタ１４のコレクタに接続さ
れ、そのトランジスタ１４のエミッタは、エミッタ抵抗
１６を介してアースに接続されている。そして、ＦＥＴ
１０のゲートは、トランジスタ１４のコレクタに接続さ
れていると共に、ダイオード１７及びゲート電位確定用
抵抗１８の直列回路を介してＦＥＴ１０のソースに接続
されている。而して、ＦＥＴ１０がオフ状態の場合のゲ
ート電位は、ソース電位よりもダイオード１７の順方向
電圧及びゲート電位確定用抵抗１８の電圧降下分だけ高
くなる。
Description
【０００１】
【発明の属する技術分野】本発明は、ドレインが負荷に
接続されるＰチャネルＦＥＴのゲートを駆動するゲート
駆動回路に関する。
接続されるＰチャネルＦＥＴのゲートを駆動するゲート
駆動回路に関する。
【０００２】
【発明が解決しようとする課題】従来のゲート駆動回路
の一例を図３に示す。ＰチャネルでＭＯＳ形のＦＥＴ１
のソースは駆動用電源２に接続されており、ドレインは
負荷３に接続されている。また、ＦＥＴ１のソースは、
コレクタ抵抗４を介してＮＰＮ形のトランジスタ５のコ
レクタに接続されており、そのトランジスタ５のエミッ
タは、エミッタ抵抗６を介してアースに接続されてい
る。そして、ＦＥＴ１のゲートは、トランジスタ５のコ
レクタに接続されている。
の一例を図３に示す。ＰチャネルでＭＯＳ形のＦＥＴ１
のソースは駆動用電源２に接続されており、ドレインは
負荷３に接続されている。また、ＦＥＴ１のソースは、
コレクタ抵抗４を介してＮＰＮ形のトランジスタ５のコ
レクタに接続されており、そのトランジスタ５のエミッ
タは、エミッタ抵抗６を介してアースに接続されてい
る。そして、ＦＥＴ１のゲートは、トランジスタ５のコ
レクタに接続されている。
【０００３】以上のように構成されたゲート駆動回路７
は、次のように動作する。即ち、トランジスタ５のベー
スにハイレベルの制御信号を与えてトランジスタ５をオ
ン状態にすると、コレクタ抵抗４にコレクタ電流Ｉｃが
流れて電圧降下Ｖｒが生じる。そして、この電圧降下Ｖ
ｒは、ゲート・ソース間の電位差Ｖgsであるので、電圧
降下ＶｒがＦＥＴ１をオン状態にするのに必要なゲート
しきい値電圧Ｖthより大となる、即ち、Ｖgs＝Ｖｒ＞Ｖ
thとなることによってＦＥＴ１がオン状態となる。
は、次のように動作する。即ち、トランジスタ５のベー
スにハイレベルの制御信号を与えてトランジスタ５をオ
ン状態にすると、コレクタ抵抗４にコレクタ電流Ｉｃが
流れて電圧降下Ｖｒが生じる。そして、この電圧降下Ｖ
ｒは、ゲート・ソース間の電位差Ｖgsであるので、電圧
降下ＶｒがＦＥＴ１をオン状態にするのに必要なゲート
しきい値電圧Ｖthより大となる、即ち、Ｖgs＝Ｖｒ＞Ｖ
thとなることによってＦＥＴ１がオン状態となる。
【０００４】図４は、ＦＥＴ１がオフ状態の場合のゲー
ト駆動回路７の等価回路を示すものである。この場合
は、トランジスタ５がオフ状態にされているのでコレク
タ電流Ｉｃは流れず、コレクタ抵抗４には、ＦＥＴ１の
ゲートに対する微小なゲート電流Ｉｇが流れているだけ
である。
ト駆動回路７の等価回路を示すものである。この場合
は、トランジスタ５がオフ状態にされているのでコレク
タ電流Ｉｃは流れず、コレクタ抵抗４には、ＦＥＴ１の
ゲートに対する微小なゲート電流Ｉｇが流れているだけ
である。
【０００５】しかしながら、この様な従来のゲート駆動
回路７においては、コレクタ抵抗４の抵抗値は、ゲート
電流Ｉｇによる電圧降下によってゲート・ソース間の電
位差Ｖgsが微小なレベルのゲートしきい値電圧Ｖthを超
えないように、その上限値が規定されてしまう。また、
ゲート電流Ｉｇは、周囲温度の上昇に伴って増加するた
め、コレクタ抵抗４の抵抗値を決定するにはこの分のマ
ージンをも考慮する必要があり、オフ状態が不安定にな
る可能性が大である。
回路７においては、コレクタ抵抗４の抵抗値は、ゲート
電流Ｉｇによる電圧降下によってゲート・ソース間の電
位差Ｖgsが微小なレベルのゲートしきい値電圧Ｖthを超
えないように、その上限値が規定されてしまう。また、
ゲート電流Ｉｇは、周囲温度の上昇に伴って増加するた
め、コレクタ抵抗４の抵抗値を決定するにはこの分のマ
ージンをも考慮する必要があり、オフ状態が不安定にな
る可能性が大である。
【０００６】加えて、ＦＥＴ１が電力制御用のパワーＭ
ＯＳＦＥＴである場合は、その駆動用電源は２０〜３０
Ｖ程度であるのに対して、トランジスタ５の駆動電源と
しては５Ｖ程度で十分である。従って、コレクタ抵抗４
の抵抗値を大きくすれば、ＦＥＴ１をオン状態にしたと
きの消費電力を低減することができるが、コレクタ抵抗
４の抵抗値は、前述の理由により上限が規定されてしま
うため、消費電力の低減を十分に行うことができないと
いう不具合があった。
ＯＳＦＥＴである場合は、その駆動用電源は２０〜３０
Ｖ程度であるのに対して、トランジスタ５の駆動電源と
しては５Ｖ程度で十分である。従って、コレクタ抵抗４
の抵抗値を大きくすれば、ＦＥＴ１をオン状態にしたと
きの消費電力を低減することができるが、コレクタ抵抗
４の抵抗値は、前述の理由により上限が規定されてしま
うため、消費電力の低減を十分に行うことができないと
いう不具合があった。
【０００７】本発明は、上記課題を解決するもので、Ｆ
ＥＴのゲートしきい値電圧に影響されること無く、ＦＥ
Ｔを確実にオフ状態にすると共に消費電力を低減するこ
とができるＰチャネルＦＥＴのゲート駆動回路を提供す
ることにある。
ＥＴのゲートしきい値電圧に影響されること無く、ＦＥ
Ｔを確実にオフ状態にすると共に消費電力を低減するこ
とができるＰチャネルＦＥＴのゲート駆動回路を提供す
ることにある。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、請求項１記載のＰチャネルＦＥＴのゲート駆動回路
は、ドレインが負荷に接続されるＰチャネルのＦＥＴ
と、このＦＥＴのソースと駆動用電源との間に接続され
るソース抵抗と、ＦＥＴのゲートにコレクタが接続され
るＮＰＮ形のトランジスタと、このトランジスタのコレ
クタと駆動用電源との間に接続されるコレクタ抵抗と、
トランジスタのエミッタとアースとの間に接続される
エミッタ抵抗と、ＦＥＴのゲートにアノードが接続され
るダイオードと、このダイオードのカソードとＦＥＴの
ソースとの間に接続されるゲート電位確定用抵抗とを備
え、トランジスタのベースに駆動信号を与えることによ
りＦＥＴのゲートを駆動することを特徴とする。斯様に
構成したＰチャネルＦＥＴのゲート駆動回路によれば、
ＦＥＴがオフ状態である場合のゲート電位は、ソース電
位よりもダイオードの順方向電圧及びゲート電位確定用
抵抗に生じる電圧降下量の分だけ高くなる。
め、請求項１記載のＰチャネルＦＥＴのゲート駆動回路
は、ドレインが負荷に接続されるＰチャネルのＦＥＴ
と、このＦＥＴのソースと駆動用電源との間に接続され
るソース抵抗と、ＦＥＴのゲートにコレクタが接続され
るＮＰＮ形のトランジスタと、このトランジスタのコレ
クタと駆動用電源との間に接続されるコレクタ抵抗と、
トランジスタのエミッタとアースとの間に接続される
エミッタ抵抗と、ＦＥＴのゲートにアノードが接続され
るダイオードと、このダイオードのカソードとＦＥＴの
ソースとの間に接続されるゲート電位確定用抵抗とを備
え、トランジスタのベースに駆動信号を与えることによ
りＦＥＴのゲートを駆動することを特徴とする。斯様に
構成したＰチャネルＦＥＴのゲート駆動回路によれば、
ＦＥＴがオフ状態である場合のゲート電位は、ソース電
位よりもダイオードの順方向電圧及びゲート電位確定用
抵抗に生じる電圧降下量の分だけ高くなる。
【０００９】この場合、ゲート電位確定用抵抗の抵抗値
を、エミッタ抵抗の抵抗値よりも大に設定するのが好ま
しく、斯様に構成すれば、ＦＥＴがオフ状態の場合のゲ
ート電位確定用抵抗の消費電力は、ＦＥＴがオン状態の
場合のエミッタ抵抗による消費電力よりも小となる（請
求項２）。
を、エミッタ抵抗の抵抗値よりも大に設定するのが好ま
しく、斯様に構成すれば、ＦＥＴがオフ状態の場合のゲ
ート電位確定用抵抗の消費電力は、ＦＥＴがオン状態の
場合のエミッタ抵抗による消費電力よりも小となる（請
求項２）。
【００１０】請求項３記載のＰチャネルＦＥＴのゲート
駆動回路は、ドレインが負荷に接続されるＰチャネル形
のＦＥＴと、このＦＥＴのソースと駆動用電源との間に
接続されるソース抵抗と、ＦＥＴのゲートにコレクタが
接続されるＮＰＮ形のトランジスタと、このトランジス
タのコレクタと駆動用電源との間に接続されるコレクタ
抵抗と、 トランジスタのエミッタとアースとの間に接
続されるエミッタ抵抗と、ＦＥＴのゲートにアノードが
接続され、ＦＥＴのソースにカソードが接続されるダイ
オードとを備え、トランジスタのベースに駆動信号を与
えることにより前記ＦＥＴのゲートを駆動することを特
徴とする。斯様に構成すれば、ＦＥＴがオフ状態である
場合のゲート電位は、ソース電位よりもダイオードの順
方向電圧分だけ高くなる。
駆動回路は、ドレインが負荷に接続されるＰチャネル形
のＦＥＴと、このＦＥＴのソースと駆動用電源との間に
接続されるソース抵抗と、ＦＥＴのゲートにコレクタが
接続されるＮＰＮ形のトランジスタと、このトランジス
タのコレクタと駆動用電源との間に接続されるコレクタ
抵抗と、 トランジスタのエミッタとアースとの間に接
続されるエミッタ抵抗と、ＦＥＴのゲートにアノードが
接続され、ＦＥＴのソースにカソードが接続されるダイ
オードとを備え、トランジスタのベースに駆動信号を与
えることにより前記ＦＥＴのゲートを駆動することを特
徴とする。斯様に構成すれば、ＦＥＴがオフ状態である
場合のゲート電位は、ソース電位よりもダイオードの順
方向電圧分だけ高くなる。
【００１１】以上の場合において、ソース抵抗を、負荷
に流れる電流を検出する電流検出抵抗として兼用するよ
うに構成しても良い（請求項４）。また、ソース抵抗に
よる電流検出に基づいて、トランジスタのベースに制御
信号を与える電流抑制回路を具備した構成としても良
く、斯様に構成すれば、負荷に流れる電流に応じてＦＥ
Ｔのゲートを駆動することができる（請求項５）。
に流れる電流を検出する電流検出抵抗として兼用するよ
うに構成しても良い（請求項４）。また、ソース抵抗に
よる電流検出に基づいて、トランジスタのベースに制御
信号を与える電流抑制回路を具備した構成としても良
く、斯様に構成すれば、負荷に流れる電流に応じてＦＥ
Ｔのゲートを駆動することができる（請求項５）。
【００１２】
【発明の実施の形態】以下、本発明の一実施例について
図１および図２を参照して説明する。ＰチャネルでＭＯ
Ｓ形のＦＥＴ１０のソースは、ソース抵抗１１を介して
駆動用電源１２に接続されており、ドレインは負荷１３
に接続されている。また、ＮＰＮ形のトランジスタ１４
のコレクタは、コレクタ抵抗１５を介して駆動用電源１
２に接続されており、そのトランジスタ１４のエミッタ
は、エミッタ抵抗１６を介してアースに接続されてい
る。
図１および図２を参照して説明する。ＰチャネルでＭＯ
Ｓ形のＦＥＴ１０のソースは、ソース抵抗１１を介して
駆動用電源１２に接続されており、ドレインは負荷１３
に接続されている。また、ＮＰＮ形のトランジスタ１４
のコレクタは、コレクタ抵抗１５を介して駆動用電源１
２に接続されており、そのトランジスタ１４のエミッタ
は、エミッタ抵抗１６を介してアースに接続されてい
る。
【００１３】そして、ＦＥＴ１０のゲートは、トランジ
スタ１４のコレクタに接続されていると共にダイオード
１７のアノードに接続されており、そのダイオード１７
のカソードは、ゲート電位確定用抵抗１８を介してＦＥ
Ｔ１０のソースに接続されている。尚、ゲート電位確定
用抵抗１８の抵抗値は、エミッタ抵抗１６の抵抗値より
も大となるように設定されている。
スタ１４のコレクタに接続されていると共にダイオード
１７のアノードに接続されており、そのダイオード１７
のカソードは、ゲート電位確定用抵抗１８を介してＦＥ
Ｔ１０のソースに接続されている。尚、ゲート電位確定
用抵抗１８の抵抗値は、エミッタ抵抗１６の抵抗値より
も大となるように設定されている。
【００１４】駆動用電源１２とアースとの間には、抵抗
１９及び２０の直列回路が接続されており、その抵抗１
９及び２０の共通接続点は、比較器２１の反転入力端子
に接続されている。また、ＦＥＴ１０のソースとアース
との間には、抵抗２２及び２３の直列回路が接続されて
おり、その抵抗２２及び２３の共通接続点は、比較器２
１の非反転入力端子に接続されている。そして、比較器
２１の出力端子は、トランジスタ１４のベースに接続さ
れている。尚、ソース抵抗１１，抵抗１９及び２０，比
較器２１並びに抵抗２２及び２３は、電流抑制回路とし
ての過電流保護回路２４を構成しており、以上がゲート
駆動回路２５を構成している。
１９及び２０の直列回路が接続されており、その抵抗１
９及び２０の共通接続点は、比較器２１の反転入力端子
に接続されている。また、ＦＥＴ１０のソースとアース
との間には、抵抗２２及び２３の直列回路が接続されて
おり、その抵抗２２及び２３の共通接続点は、比較器２
１の非反転入力端子に接続されている。そして、比較器
２１の出力端子は、トランジスタ１４のベースに接続さ
れている。尚、ソース抵抗１１，抵抗１９及び２０，比
較器２１並びに抵抗２２及び２３は、電流抑制回路とし
ての過電流保護回路２４を構成しており、以上がゲート
駆動回路２５を構成している。
【００１５】次に、本実施例の作用について説明する。
先ず、図示しない電源スイッチがオンされることによ
り、駆動用電源１２からゲート駆動回路２５に電源Ｖｄ
が投入される。この電源投入直後においてソース抵抗１
１に流れる電流値は小さく、ソース抵抗１１に生じる電
圧降下量Ｖrsも小さい。そして、この場合の抵抗２２及
び２３の共通接続点の検出電圧Ｖ＋は、抵抗１９及び２
０の共通接続点の設定電圧Ｖ−よりも高くなるように各
抵抗値が設定されている。従って、比較器２１の出力は
ハイレベルとなり、トランジスタ１４はオン状態となっ
て、コレクタ抵抗１５には、コレクタ電流Ｉｃが流れ
る。
先ず、図示しない電源スイッチがオンされることによ
り、駆動用電源１２からゲート駆動回路２５に電源Ｖｄ
が投入される。この電源投入直後においてソース抵抗１
１に流れる電流値は小さく、ソース抵抗１１に生じる電
圧降下量Ｖrsも小さい。そして、この場合の抵抗２２及
び２３の共通接続点の検出電圧Ｖ＋は、抵抗１９及び２
０の共通接続点の設定電圧Ｖ−よりも高くなるように各
抵抗値が設定されている。従って、比較器２１の出力は
ハイレベルとなり、トランジスタ１４はオン状態となっ
て、コレクタ抵抗１５には、コレクタ電流Ｉｃが流れ
る。
【００１６】すると、コレクタ抵抗１５に生じる電圧降
下Ｖｃによって、ＦＥＴ１０のゲート・ソース間電位Ｖ
gs＝Ｖｃがゲートしきい値電圧Ｖthより大となり、ＦＥ
Ｔ１０はオン状態となる。そして、ＦＥＴ１０のソース
・ドレイン間が導通状態となって、ソース電流Ｉｓがソ
ース抵抗１１に流れる。而して、ソース抵抗１１にソー
ス電流Ｉｓ（負荷電流に略等しい）が流れることによっ
て電圧降下量Ｖrsが大となると、検出電圧Ｖ＋は前述よ
りも低くなるが、この場合でも、検出電圧Ｖ＋が設定電
圧Ｖ−よりも高くなるように設定されている。
下Ｖｃによって、ＦＥＴ１０のゲート・ソース間電位Ｖ
gs＝Ｖｃがゲートしきい値電圧Ｖthより大となり、ＦＥ
Ｔ１０はオン状態となる。そして、ＦＥＴ１０のソース
・ドレイン間が導通状態となって、ソース電流Ｉｓがソ
ース抵抗１１に流れる。而して、ソース抵抗１１にソー
ス電流Ｉｓ（負荷電流に略等しい）が流れることによっ
て電圧降下量Ｖrsが大となると、検出電圧Ｖ＋は前述よ
りも低くなるが、この場合でも、検出電圧Ｖ＋が設定電
圧Ｖ−よりも高くなるように設定されている。
【００１７】さて、負荷１３が過負荷になって過電流が
流れると、ソース抵抗１１に流れるソース電流Ｉｓが著
しく大になって、電圧降下量Ｖrsも著しく大になる。そ
して、この場合には、検出電圧Ｖ＋は設定電圧Ｖ−より
も低くなり、比較器２１の出力はローレベルとなる。
流れると、ソース抵抗１１に流れるソース電流Ｉｓが著
しく大になって、電圧降下量Ｖrsも著しく大になる。そ
して、この場合には、検出電圧Ｖ＋は設定電圧Ｖ−より
も低くなり、比較器２１の出力はローレベルとなる。
【００１８】すると、トランジスタ１４がオフ状態とな
ってＦＥＴ１０もオフ状態となる。即ち、ソース抵抗１
１は、負荷１３に流れる電流に応じたソース電流Ｉｓを
検出しており、過電流保護回路２４は、そのソース抵抗
１１が検出するソース電流Ｉｓに基づいて、トランジス
タ１４のベースに制御信号を与えるものである。
ってＦＥＴ１０もオフ状態となる。即ち、ソース抵抗１
１は、負荷１３に流れる電流に応じたソース電流Ｉｓを
検出しており、過電流保護回路２４は、そのソース抵抗
１１が検出するソース電流Ｉｓに基づいて、トランジス
タ１４のベースに制御信号を与えるものである。
【００１９】図２は、ＦＥＴ１０がオフ状態のときの、
ゲート駆動回路２５の等価回路を示す。この場合には、
ＦＥＴ１０のソースからドレインへのリーク電流Ｉslが
流れている。また、微小なゲート電流Ｉｇが、駆動用電
源１２からコレクタ抵抗１５を介してＦＥＴ１０のゲー
トに流れていると共に、コレクタ抵抗１５からダイオー
ド１７及びゲート電位確定用抵抗１８の直列回路を介し
てＦＥＴ１０のソースに流れる電流Ｉgsが存在する。従
って、ＦＥＴ１０のゲート電位Ｖｇは、ソース電位Ｖｓ
よりも、ダイオード１７の順方向電圧及びゲート電位確
定用抵抗１８に生じる電圧降下分だけ常に高くなる。
ゲート駆動回路２５の等価回路を示す。この場合には、
ＦＥＴ１０のソースからドレインへのリーク電流Ｉslが
流れている。また、微小なゲート電流Ｉｇが、駆動用電
源１２からコレクタ抵抗１５を介してＦＥＴ１０のゲー
トに流れていると共に、コレクタ抵抗１５からダイオー
ド１７及びゲート電位確定用抵抗１８の直列回路を介し
てＦＥＴ１０のソースに流れる電流Ｉgsが存在する。従
って、ＦＥＴ１０のゲート電位Ｖｇは、ソース電位Ｖｓ
よりも、ダイオード１７の順方向電圧及びゲート電位確
定用抵抗１８に生じる電圧降下分だけ常に高くなる。
【００２０】以上のように本実施例によれば、ＦＥＴ１
０がオフ状態のときのゲート電位Ｖｇは、ソース電位Ｖ
ｓよりも、ダイオード１７の順方向電圧及びゲート電位
確定用抵抗１８に生じる電圧降下分だけ高くなるため、
ＦＥＴ１０を確実にオフ状態にすることができる。従っ
て、コレクタ抵抗１５の抵抗値は、ゲートしきい値電圧
Ｖthを考慮すること無く自由に設定できるので、コレク
タ抵抗１５の抵抗値を大とすることにより、トランジス
タ１４をオン状態にしてＦＥＴ１０をオン状態にした場
合のコレクタ電流Ｉｃを小にして、消費電力を低減する
ことができる。
０がオフ状態のときのゲート電位Ｖｇは、ソース電位Ｖ
ｓよりも、ダイオード１７の順方向電圧及びゲート電位
確定用抵抗１８に生じる電圧降下分だけ高くなるため、
ＦＥＴ１０を確実にオフ状態にすることができる。従っ
て、コレクタ抵抗１５の抵抗値は、ゲートしきい値電圧
Ｖthを考慮すること無く自由に設定できるので、コレク
タ抵抗１５の抵抗値を大とすることにより、トランジス
タ１４をオン状態にしてＦＥＴ１０をオン状態にした場
合のコレクタ電流Ｉｃを小にして、消費電力を低減する
ことができる。
【００２１】更に、本実施例によれば、ＦＥＴ１０がオ
ン状態のときは、ダイオード１７により阻止されること
によってゲート電位確定用抵抗１８には電流が流れず電
力が消費されないので、電力損失を押さえることができ
る。
ン状態のときは、ダイオード１７により阻止されること
によってゲート電位確定用抵抗１８には電流が流れず電
力が消費されないので、電力損失を押さえることができ
る。
【００２２】更にまた、本実施例によれば、ゲート電位
確定用抵抗１８の抵抗値はエミッタ抵抗１６の抵抗値よ
りも大に設定されているので、ＦＥＴ１０がオフ状態の
ときの各抵抗素子の消費電力の総和が、オン状態の消費
電力の総和を上回ることがない。加えて、本実施例によ
れば、ソース抵抗１１を過電流保護回路２４の電流検出
抵抗として兼用する構成としたので、回路素子数を削減
できる。
確定用抵抗１８の抵抗値はエミッタ抵抗１６の抵抗値よ
りも大に設定されているので、ＦＥＴ１０がオフ状態の
ときの各抵抗素子の消費電力の総和が、オン状態の消費
電力の総和を上回ることがない。加えて、本実施例によ
れば、ソース抵抗１１を過電流保護回路２４の電流検出
抵抗として兼用する構成としたので、回路素子数を削減
できる。
【００２３】尚、上記実施例では、ソース抵抗１１を電
流検出抵抗として兼用して過電流保護回路２４を構成す
るようにしたが、例えば、比較器２１の設定電圧Ｖ−の
値を負荷１３の適正電流値に設定してトランジスタ１４
をオンオフ制御することにより、負荷電流を適正電流に
略一定に制御する電流制御回路（電流抑制回路）に構成
しても良い。
流検出抵抗として兼用して過電流保護回路２４を構成す
るようにしたが、例えば、比較器２１の設定電圧Ｖ−の
値を負荷１３の適正電流値に設定してトランジスタ１４
をオンオフ制御することにより、負荷電流を適正電流に
略一定に制御する電流制御回路（電流抑制回路）に構成
しても良い。
【００２４】本発明は上記しかつ図面に記載した実施例
にのみ限定されるものではなく、次のような変形が可能
である。ＦＥＴ１０はＭＯＳ形ＦＥＴに限ること無く、
接合形ＦＥＴでも良い。ＦＥＴ１０のゲートしきい値電
圧Ｖthが、ダイオード１７の順方向電圧よりも低い場合
は、ゲート電位確定用抵抗１８を省略することができ
る。斯様に構成すれば、回路素子数をより削減できると
共に、ＦＥＴ１０がオフ状態の場合の消費電力もより低
減させることができる。過電流保護回路２４は、必要に
応じて設ければ良く、例えば、この過電流保護回路２４
を設けなかった場合には、トランジスタ１４を外部信号
によってオンオフ制御することも可能である。
にのみ限定されるものではなく、次のような変形が可能
である。ＦＥＴ１０はＭＯＳ形ＦＥＴに限ること無く、
接合形ＦＥＴでも良い。ＦＥＴ１０のゲートしきい値電
圧Ｖthが、ダイオード１７の順方向電圧よりも低い場合
は、ゲート電位確定用抵抗１８を省略することができ
る。斯様に構成すれば、回路素子数をより削減できると
共に、ＦＥＴ１０がオフ状態の場合の消費電力もより低
減させることができる。過電流保護回路２４は、必要に
応じて設ければ良く、例えば、この過電流保護回路２４
を設けなかった場合には、トランジスタ１４を外部信号
によってオンオフ制御することも可能である。
【００２５】
【発明の効果】本発明は以上説明した通りであるので、
次の効果を奏する。請求項１記載のＰチャネルＦＥＴの
ゲート駆動回路によれば、ＦＥＴがオフ状態である場合
のゲート電位は、ソース電位よりもダイオードの順方向
電圧及びゲート電位確定用抵抗に生じる電圧降下分だけ
高くなるので、ゲートしきい値電圧に影響されること無
くＦＥＴを確実にオフ状態に保つことができ、また、コ
レクタ抵抗の抵抗値を大とすることができ、ＦＥＴをオ
ン状態にした場合の消費電力を低減することができる。
次の効果を奏する。請求項１記載のＰチャネルＦＥＴの
ゲート駆動回路によれば、ＦＥＴがオフ状態である場合
のゲート電位は、ソース電位よりもダイオードの順方向
電圧及びゲート電位確定用抵抗に生じる電圧降下分だけ
高くなるので、ゲートしきい値電圧に影響されること無
くＦＥＴを確実にオフ状態に保つことができ、また、コ
レクタ抵抗の抵抗値を大とすることができ、ＦＥＴをオ
ン状態にした場合の消費電力を低減することができる。
【００２６】請求項２記載のＰチャネルＦＥＴのゲート
駆動回路によれば、ＦＥＴがオフ状態の場合のゲート電
位確定用抵抗の消費電力は、ＦＥＴがオン状態の場合の
エミッタ抵抗による消費電力よりも小となるので、ＦＥ
Ｔがオフ状態の場合の消費電力が、オン状態の場合の消
費電力を上回ることがない。
駆動回路によれば、ＦＥＴがオフ状態の場合のゲート電
位確定用抵抗の消費電力は、ＦＥＴがオン状態の場合の
エミッタ抵抗による消費電力よりも小となるので、ＦＥ
Ｔがオフ状態の場合の消費電力が、オン状態の場合の消
費電力を上回ることがない。
【００２７】請求項３記載のＰチャネルＦＥＴのゲート
駆動回路によれば、ＦＥＴがオフ状態である場合のゲー
ト電位は、ソース電位よりもダイオードの順方向電圧分
だけ高くなるので、請求項１と同様の効果が得られると
共に、回路素子数を削減して駆動回路を小形に構成する
ことができる。
駆動回路によれば、ＦＥＴがオフ状態である場合のゲー
ト電位は、ソース電位よりもダイオードの順方向電圧分
だけ高くなるので、請求項１と同様の効果が得られると
共に、回路素子数を削減して駆動回路を小形に構成する
ことができる。
【００２８】請求項４記載のＰチャネルＦＥＴのゲート
駆動回路によれば、ソース抵抗を、電流抑制を行う場合
に電流検出抵抗として兼用したので、回路素子数を更に
削減して駆動回路をより小形に構成することができる。
駆動回路によれば、ソース抵抗を、電流抑制を行う場合
に電流検出抵抗として兼用したので、回路素子数を更に
削減して駆動回路をより小形に構成することができる。
【００２９】請求項５記載のＰチャネルＦＥＴのゲート
駆動回路によれば、ソース抵抗による電流検出に基づい
た電流抑制回路によって、負荷に流れる電流の抑制を図
るようにしてＦＥＴのゲートを駆動することができる。
駆動回路によれば、ソース抵抗による電流検出に基づい
た電流抑制回路によって、負荷に流れる電流の抑制を図
るようにしてＦＥＴのゲートを駆動することができる。
【図１】本発明の一実施例を示す電気的構成図
【図２】ＦＥＴがオフ状態の場合の等価回路を示す図
【図３】従来技術を示す図１相当図
【図４】図２相当図
１０はＦＥＴ、１１はソース抵抗、１２は駆動用電源、
１３は負荷、１４はトランジスタ、１５はコレクタ抵
抗、１６はエミッタ抵抗、１７はダイオード、１８はゲ
ート電位確定用抵抗、２４は過電流保護回路（電流抑制
回路）、２５はゲート駆動回路を示す。
１３は負荷、１４はトランジスタ、１５はコレクタ抵
抗、１６はエミッタ抵抗、１７はダイオード、１８はゲ
ート電位確定用抵抗、２４は過電流保護回路（電流抑制
回路）、２５はゲート駆動回路を示す。
Claims (5)
- 【請求項１】 ドレインが負荷に接続されるＰチャネル
のＦＥＴと、 このＦＥＴのソースと駆動用電源との間に接続されるソ
ース抵抗と、 前記ＦＥＴのゲートにコレクタが接続されるＮＰＮ形の
トランジスタと、 このトランジスタのコレクタと駆動用電源との間に接続
されるコレクタ抵抗と、 前記トランジスタのエミッタとアースとの間に接続され
るエミッタ抵抗と、 前記ＦＥＴのゲートにアノードが接続されるダイオード
と、 このダイオードのカソードと前記ＦＥＴのソースとの間
に接続されるゲート電位確定用抵抗とを備え、 前記トランジスタのベースに駆動信号を与えることによ
り前記ＦＥＴのゲートを駆動することを特徴とするＰチ
ャネルＦＥＴのゲート駆動回路。 - 【請求項２】 ゲート電位確定用抵抗の抵抗値は、エミ
ッタ抵抗の抵抗値よりも大に設定されていることを特徴
とする請求項１記載のＰチャネルＦＥＴのゲート駆動回
路。 - 【請求項３】 ドレインが負荷に接続されるＰチャネル
形のＦＥＴと、 このＦＥＴのソースと駆動用電源との間に接続されるソ
ース抵抗と、 前記ＦＥＴのゲートにコレクタが接続されるＮＰＮ形の
トランジスタと、 このトランジスタのコレクタと駆動用電源との間に接続
されるコレクタ抵抗と、 前記トランジスタのエミッタとアースとの間に接続され
るエミッタ抵抗と、 前記ＦＥＴのゲートにアノードが接続され、前記ＦＥＴ
のソースにカソードが接続されるダイオードとを備え、 前記トランジスタのベースに駆動信号を与えることによ
り前記ＦＥＴのゲートを駆動することを特徴とするＰチ
ャネルＦＥＴのゲート駆動回路。 - 【請求項４】 ソース抵抗は、負荷に流れる電流を検出
するための電流検出抵抗として兼用したことを特徴とす
る請求項１乃至３の何れかに記載のＰチャネルＦＥＴの
ゲート駆動回路。 - 【請求項５】 ソース抵抗による電流検出に基づいて、
トランジスタのベースに制御信号を与える電流抑制回路
を具備したことを特徴とする請求項４記載のＰチャネル
ＦＥＴのゲート駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7288998A JPH09135158A (ja) | 1995-11-07 | 1995-11-07 | Ｐチャネルｆｅｔのゲート駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7288998A JPH09135158A (ja) | 1995-11-07 | 1995-11-07 | Ｐチャネルｆｅｔのゲート駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09135158A true JPH09135158A (ja) | 1997-05-20 |
Family
ID=17737527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7288998A Pending JPH09135158A (ja) | 1995-11-07 | 1995-11-07 | Ｐチャネルｆｅｔのゲート駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09135158A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000285406A (ja) * | 1999-03-31 | 2000-10-13 | Sanyo Electric Co Ltd | 磁気ヘッド駆動回路および磁気記録装置 |
| JP2018101882A (ja) * | 2016-12-20 | 2018-06-28 | Ｎｅｃプラットフォームズ株式会社 | 出力ドライバ回路 |
| CN110212488A (zh) * | 2019-06-28 | 2019-09-06 | 上海鼎充新能源技术有限公司 | 一种简易直流防过电压电路 |
-
1995
- 1995-11-07 JP JP7288998A patent/JPH09135158A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000285406A (ja) * | 1999-03-31 | 2000-10-13 | Sanyo Electric Co Ltd | 磁気ヘッド駆動回路および磁気記録装置 |
| JP2018101882A (ja) * | 2016-12-20 | 2018-06-28 | Ｎｅｃプラットフォームズ株式会社 | 出力ドライバ回路 |
| CN110212488A (zh) * | 2019-06-28 | 2019-09-06 | 上海鼎充新能源技术有限公司 | 一种简易直流防过电压电路 |
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