JP6520521B2 - 半導体スイッチ回路及び半導体リレー回路 - Google Patents
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Description
また、本発明の半導体スイッチ回路は、前記パワーMOSFETのソースと、前記コンデンサの前記第1MOSFETのソースに接続される電極とに接続され、前記パワーMOSFETをオン状態にする制御信号によってオン状態になる第2MOSFET(42)を備えることを特徴としている。
また、本発明の半導体スイッチ回路は、前記パワーMOSFET、前記第1MOSFET、及び前記第2MOSFETは、NチャネルMOSFETであることを特徴としている。
また、本発明の半導体スイッチ回路は、前記コンデンサが、前記パワーMOSFETをオン状態にする制御信号によって充電されることを特徴としている。
また、本発明の半導体スイッチ回路は、前記コンデンサの容量が、前記パワーMOSFETが接続される回路のインダクタンスの大きさを考慮して設定されていることを特徴としている。
本発明の半導体リレー回路(1)は、上記の何れかに記載の半導体スイッチ回路を第1半導体スイッチ回路(10)及び第2半導体スイッチ回路(20)として備えており、前記第1半導体スイッチ回路及び前記第2半導体スイッチ回路に設けられた前記パワーMOSFETのソースが互いに接続されており、前記第1半導体スイッチ回路及び前記第2半導体スイッチ回路に設けられた前記パワーMOSFETのゲートに前記制御信号がそれぞれ入力されることを特徴としている。
また、本発明の半導体リレー回路は、前記第1半導体スイッチ回路及び前記第2半導体スイッチ回路に設けられた前記パワーMOSFETのドレインが互いに接続されていても良い。
Claims (5)
- パワーMOSFETと、
前記パワーMOSFETのドレイン・ゲート間に接続されたアクティブクランプとしての電圧制限回路と、
前記パワーMOSFETのドレイン・ゲート間において前記電圧制限回路に直列接続され、前記パワーMOSFETをオン状態にする制御信号がゲートに入力された場合にオン状態になる第1MOSFETと、
前記第1MOSFETのソース・ゲート間に接続され、前記第1MOSFETのゲートに入力される前記パワーMOSFETをオン状態にする制御信号によって充電され、前記第1MOSFETのゲートに前記パワーMOSFETをオフ状態にする制御信号が入力されてから、予め設定された一定時間だけ前記第1MOSFETのオン状態を維持するコンデンサと、
前記パワーMOSFETのソースと、前記コンデンサの前記第1MOSFETのソースに接続される電極とに接続され、前記パワーMOSFETをオン状態にする制御信号がゲートに入力された場合にオン状態になり、前記パワーMOSFETをオフ状態にする制御信号がゲートに入力された場合にオフ状態になる第2MOSFETと
を備えることを特徴とする半導体スイッチ回路。 - 前記パワーMOSFET、前記第1MOSFET、及び前記第2MOSFETは、NチャネルMOSFETであることを特徴とする請求項1記載の半導体スイッチ回路。
- 前記コンデンサの容量は、前記パワーMOSFETが接続される回路のインダクタンスの大きさを考慮して設定されていることを特徴とする請求項1又は請求項2記載の半導体スイッチ回路。
- 請求項1から請求項3の何れか一項に記載の半導体スイッチ回路を第1半導体スイッチ回路及び第2半導体スイッチ回路として備えており、
前記第1半導体スイッチ回路及び前記第2半導体スイッチ回路に設けられた前記パワーMOSFETのソースが互いに接続されており、
前記第1半導体スイッチ回路及び前記第2半導体スイッチ回路に設けられた前記パワーMOSFETのゲートに前記制御信号がそれぞれ入力される
ことを特徴とする半導体リレー回路。 - 請求項1から請求項3の何れか一項に記載の半導体スイッチ回路を第1半導体スイッチ回路及び第2半導体スイッチ回路として備えており、
前記第1半導体スイッチ回路及び前記第2半導体スイッチ回路に設けられた前記パワーMOSFETのドレインが互いに接続されており、
前記第1半導体スイッチ回路及び前記第2半導体スイッチ回路に設けられた前記パワーMOSFETのゲートに前記制御信号がそれぞれ入力される
ことを特徴とする半導体リレー回路。
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