JP6483491B2 - 半導体集積回路 - Google Patents

Description

本発明は、半導体集積回路に関し、特に、ＥＯＳ（Electric Over Stress）から内部回路を保護する機能を備えた半導体集積回路に関する。

半導体集積回路には、ＥＯＳと呼ばれる、電源電位よりも遥かに高い（又は接地電位よりも遥かに低い）電圧が数百ｍｓｅｃ程度の時間印加され続ける現象が起こる場合がある。かかる場合、半導体集積回路は、ＥＯＳ対策が何ら施されていないと、ＥＯＳに起因する過電圧又は過電流によって破壊されてしまうおそれがある。

ＥＯＳに起因する過電圧が印加されることによる半導体集積回路の破壊には幾つかの破壊モデルが存在する。なお、以下では、半導体集積回路の出力回路にＥＯＳに起因する過電圧が印加されたものとして、該破壊モデルについて説明する。半導体集積回路の出力回路は、典型的には、ソースが電源線に接続され、ドレインが出力端子に接続され、ゲートが内部回路に接続されるＰ型ＭＯＳトランジスタと、ソースが接地線に接続され、ドレインが出力端子に接続され、ゲートが内部回路に接続されるＮ型ＭＯＳトランジスタとから構成される。

破壊モデルの１つ目の例は、Ｐ型ＭＯＳトランジスタに大電流が流れることによって、Ｐ型ＭＯＳトランジスタが破壊されるモデルである。該モデルは、電源線と接地線との間に電源電圧が印加されている場合に、ＥＯＳに基づく過電圧が出力端子と接地線との間に印加された場合に発生する。該モデルでは、Ｐ型ＭＯＳトランジスタのソースよりもドレインの電位が高い状態となるため、Ｐ型ＭＯＳトランジスタのドレイン−バルク間に存在する寄生ダイオードが導通する。寄生ダイオードの両端が導通することによって、出力端子から寄生ダイオードを介して電源線に至る電流経路が形成され、該電流経路に大電流が流れ、Ｐ型ＭＯＳトランジスタは破壊される。

破壊モデルの２つ目の例は、Ｐ型ＭＯＳトランジスタに過電圧が印加されることによって、Ｐ型ＭＯＳトランジスタが破壊されるモデルである。該モデルは、Ｐ型ＭＯＳトランジスタのゲート−ドレイン間の電位差が大きい（例えば、ゲートの電位が接地電位である）場合に発生する。該モデルでは、Ｐ型ＭＯＳトランジスタのゲート−ソース間に電源電圧を遥かに超える過電圧が印加されることによって、Ｐ型ＭＯＳトランジスタのゲートが破壊される。

破壊モデルの３つ目の例は、電源線と接地線との間に過電圧が印加されることによって、電源線と接地線との間にある素子が破壊されるモデルである。該モデルは、電源線と接地線との間に電圧が印加されていない場合に発生する。該モデルでは、Ｐ型ＭＯＳトランジスタの寄生ダイオードを介して、電源線の電位が出力端子の電位と同程度の電位となる。電源線の電位が出力端子の電位と同電位となることによって、電源線と接地線との間に通常印加されるべき電源電圧を遥かに超える過電圧が印加され、電源線と接地線との間の素子は破壊される。

破壊モデルの４つ目の例は、Ｎ型ＭＯＳトランジスタに大電流が流れることによって、Ｎ型ＭＯＳトランジスタが破壊されるモデルである。該モデルは、Ｎ型ＭＯＳトランジスタのゲート−ソース間、又はドレイン−ソース間に所定の電圧以上の電圧が印加されている場合に発生する。該モデルでは、Ｎ型ＭＯＳトランジスタのソース−ドレイン間が導通しているため、出力端子からＮ型ＭＯＳトランジスタを介して接地線に大電流が流れることによって、Ｎ型ＭＯＳトランジスタは破壊される。

破壊モデルの５つ目の例は、Ｎ型ＭＯＳトランジスタに過電圧が印加されることによって、Ｎ型ＭＯＳトランジスタのゲートが破壊されるモデルである。該モデルは、Ｎ型ＭＯＳトランジスタのゲート−ドレイン間の電位差が大きい場合に発生する。該モデルは、Ｎ型ＭＯＳトランジスタのゲート−ドレイン間に電源電圧を遥かに超える過電圧が印加されることによって、Ｎ型ＭＯＳトランジスタのゲートが破壊される。

破壊モデルの６つ目の例は、Ｎ型ＭＯＳトランジスタに過電圧が印加されることによって、Ｎ型ＭＯＳトランジスタのドレインが破壊されるモデルである。該モデルでは、Ｎ型ＭＯＳトランジスタのドレイン−ソース間に電源電圧を遥かに超える過電圧が印加されることによって、Ｎ型ＭＯＳトランジスタのドレインが破壊される。

ＥＯＳによる半導体集積回路のこのような破壊を防ぐために、ＥＯＳに起因する過電圧及び過電流が半導体集積回路に印加された際に、半導体集積回路の内部回路をＥＯＳに起因する過電圧及び過電流から保護する過電圧過電流保護回路が必要とされる。

例えば、下記特許文献１は、ＥＯＳから内部回路を保護するための過電圧保護回路を開示する。該過電圧保護回路は、出力トランジスタのドレインと出力端子との間に、前記出力端子を駆動する電流に対して順方向に接続された第１のダイオードと、該第１のダイオードと並列に接続された抵抗素子と、前記出力トランジスタのドレインとソースとの間に、前記出力端子を駆動する電流に対して逆方向に接続された第２のダイオードとを備える。かかる過電圧保護回路は、出力トランジスタのドレイン−ソース間に設けられたダイオードと、出力トランジスタのドレインと出力端子との間に設けられた抵抗素子とによって、出力端子と接地線との間にＥＯＳに起因する過電圧が印加された場合に、出力トランジスタに大電流が流れることを防止する。

特開２０１４−６３８３４号公報

しかしながら、特許文献１に開示されるような従来の過電圧保護回路では、出力トランジスタのゲートの電位が接地電位である場合に出力端子と接地線との間にＥＯＳに起因する過電圧が印加されることによって、出力トランジスタのゲート−ドレイン間に過電圧が印加され、出力トランジスタのゲートが破壊される現象に対して何ら対策が施されていなかった。また、従来の過電圧保護回路では、電源線と接地線との間に電圧が印加されていない場合に出力端子と接地線との間にＥＯＳに起因する過電圧が印加されることによって、出力トランジスタの寄生ダイオードを介して電源線が出力端子の電位と同程度の電位となり、電源線と接地線との間に過電圧が印加され、電源線と接地線との間の素子が破壊される現象に対しても何ら対策が施されていなかった。このように、従来の過電圧保護回路では、出力端子と接地線との間にＥＯＳに起因する過電圧が印加された場合、出力トランジスタが破壊されるか、電源線と接地線との間の素子が破壊されるか、又はその両方が起こる可能性を有していた。

そこで、本発明は、トランジスタのゲート−ドレイン間に過電圧が印加されることによって、トランジスタが破壊されることを防止することができる半導体集積回路を提供することを目的とする。

また、本発明は、電源線と接地線との間に過電圧が印加されることによって、電源線と接地線との間の素子が破壊されることを防止することができる半導体集積回路を提供することを目的とする。

また、本発明によれば、半導体集積回路は、トランジスタのゲート−ソース間、又はドレイン−ソース間に過電圧が印加されることによって、通常動作以上の電流が流れ、トランジスタが破壊されることを防止することができる。

上記課題を解決するための本発明は、以下の技術的特徴乃至は発明特定事項を含んで構成される。

すなわち、ある観点に従う本発明は、電源線及び接地線と出力端子とを接続する出力線上の前記電源線と前記出力端子との間に設けられたＰ型ＭＯＳトランジスタと、前記出力線上の前記出力端子と前記接地線との間に設けられた第１のＮ型ＭＯＳトランジスタと、前記出力端子と前記接地線との間に所定の電圧以上の電圧が印加されたか否かを検出する過電圧検出回路と、前記Ｐ型ＭＯＳトランジスタのゲートと前記出力端子との間に設けられ、前記過電圧検出回路による検出の結果に従って、前記Ｐ型ＭＯＳトランジスタのゲートと前記出力端子との間を導通又は非導通の状態に切り替える第１のスイッチと、前記第１のＮ型ＭＯＳトランジスタのゲートと前記接地線との間に設けられ、前記検出の結果に従って、前記第１のＮ型ＭＯＳトランジスタのゲートと前記接地線との間を導通又は非導通の状態に切り替える第２のスイッチとを備える、半導体集積回路である。

これにより、半導体集積回路は、出力端子と接地線との間に所定の電圧以上の電圧が印加されたか否かを検出し、該検出の結果に基づいて、Ｐ型ＭＯＳトランジスタのゲートと出力端子との間を導通又は非導通に切り替えるとともに、第１のＮ型ＭＯＳトランジスタのゲートと接地線との間を導通又は非導通に切り替えるため、Ｐ型ＭＯＳトランジスタのゲートの電位を出力端子の電位に決定するとともに、第１のＮ型ＭＯＳトランジスタのゲートの電位を接地線の電位に決定することができるようになる。

ここで、前記半導体集積回路は、前記出力線上の前記出力端子と前記第１のＮ型ＭＯＳトランジスタとの間に設けられ、ゲートが前記電源線に接続された第２のＮ型ＭＯＳトランジスタをさらに備えても良い。

これにより、半導体集積回路は、出力端子と接地線との間に所定の電圧以上の電圧が印加された場合に、第２のＮ型ＭＯＳトランジスタによる電圧降下によって、第１のＮ型ＭＯＳトランジスタのドレインの電位を低下させるため、所定の電圧以上の電圧が第１のＮ型ＭＯＳトランジスタのゲートと、ドレイン及びソースとの間に印加されることを防止することができ、所定の電圧以上の電圧によって第１のＮ型ＭＯＳトランジスタが破壊されることを防止することができるようになる。

また、前記半導体集積回路は、前記Ｐ型ＭＯＳトランジスタの前記バルクとドレインとの間に寄生ダイオードが形成され、前記Ｐ型ＭＯＳトランジスタのバルクとソースとを接続する配線上に設けられた抵抗素子をさらに備えても良い。

これにより、半導体集積回路は、出力端子と接地線との間に所定の電圧以上の電圧が印加された場合に、出力端子から寄生ダイオード及び抵抗素子を介して電源線に流れる電流を抵抗素子の電圧降下によって低減することによって、該電流によってＰ型ＭＯＳトランジスタが破壊されることを防止することができるようになる。

また、前記第１のスイッチは、前記過電圧検出回路によって前記所定の電圧以上の電圧が印加されたことが検出された場合に、前記Ｐ型ＭＯＳトランジスタの前記ゲートと前記出力端子との間を導通に切り替え、前記第２のスイッチは、前記過電圧検出回路によって前記所定の電圧以上の電圧が印加されたことが検出された場合に、前記第１のＮ型ＭＯＳトランジスタの前記ゲートと前記接地線との間を導通に切り替えても良い。

さらに、別の観点に従う本発明は、電源線と出力端子とを接続する出力線上に設けられた第１のトランジスタと、前記出力端子と接地線との間に所定の電圧以上の電圧が印加されたか否かを検出する過電圧検出回路と、前記電源線と前記接地線との間に設けられ、前記検出の結果に従って動作する第２のトランジスタと、を備え、前記第１のトランジスタのバルクとドレインとの間に寄生ダイオードが形成され、前記第２のトランジスタは、前記電源線と前記接地線との間に電圧が印加されておらず、かつ、前記出力端子と前記接地線との間に前記所定の電圧以上の電圧が印加された場合に、前記電源線と前記接地線との間を導通に切り替えることによって、前記出力端子から前記寄生ダイオード、前記電源線及び前記第２のトランジスタを介して前記接地線に至る電流経路を形成する半導体集積回路である。

これにより、半導体集積回路は、電源線と接地線との間に電圧が印加されておらず、出力端子と接地線との間に所定の電圧以上の電圧が印加された場合に、第２のトランジスタによって電源線と接地線との間を導通に切り替えることによって、電源線と接地線との間に所定の電圧以上の電圧が印加されることを防止することができ、所定の電圧以上の電圧によって電源線と接地線との間にある素子が破壊されることを防止することができるようになる。

ここで、前記半導体集積回路は、前記第１のトランジスタの前記バルクとソースとを接続する配線上に設けられた抵抗素子をさらに備えても良い。

これにより、半導体集積回路は、出力端子と接地線との間に所定の電圧以上の電圧が印加された場合に、出力端子から寄生ダイオード及び抵抗素子を介して電源線に流れる電流を抵抗素子の電圧降下によって低減することによって、該電流によって第１のトランジスタが破壊されることを防止することができるようになる。

さらに、別の観点に従う本発明は、出力端子と接地線との間に所定の電圧以上の電圧が印加されたか否かを検出する過電圧検出回路と、電源線と前記接地線との間に電圧が印加されておらず、かつ、前記出力端子と前記接地線との間に前記所定の電圧以上の電圧が印加された場合に、前記出力端子と前記接地線との間に印加される電圧を分圧し、該分圧した電圧を前記電源線と前記接地線との間に与える分圧回路とを備える半導体集積回路である。

これにより、半導体集積回路は、電源線と接地線との間に電圧が印加されておらず、出力端子と接地線との間に所定の電圧以上の電圧が印加された場合に、分圧回路によって所定の電圧以上の電圧を分圧し、該分圧した電圧を電源線と接地線との間に与えることによって、電源線と接地線との間に所定の電圧以上の電圧が印加されることを防止することができ、電源線と接地線との間にある素子が破壊されることを防止することができるようになる。

ここで、前記分圧回路は、前記電源線と前記出力端子とを接続する出力線上に設けられた第１のトランジスタと、前記電源線と前記接地線との間に設けられ、前記検出の結果に従って動作する第２のトランジスタと、を含んでも良く、その場合、前記第１のトランジスタのバルクとドレインとの間に寄生ダイオードが形成される。

これにより、半導体集積回路は、出力端子と接地線との間に印加された所定の電圧以上の電圧を寄生ダイオードと第２のトランジスタとによって分圧し、該分圧した電圧を電源線と接地線との間に与えるため、電源線と接地線との間に所定の電圧以上の電圧が印加されることを防止することができ、電源線と接地線との間にある素子が破壊されることを防止することができるようになる。

さらに、別の観点に従う本発明は、電源線及び接地線と出力端子とを接続する出力線上の前記電源線と前記出力端子との間に設けられたＰ型ＭＯＳトランジスタと、前記出力線上の前記出力端子と前記接地線との間に設けられた第１のＮ型ＭＯＳトランジスタと、前記出力線上の前記出力端子と前記第１のＮ型ＭＯＳトランジスタとの間に設けられ、ゲートが前記電源線に接続された第２のＮ型ＭＯＳトランジスタと、前記出力端子と前記接地線との間に所定の電圧以上の電圧が印加されたか否かを検出する過電圧検出回路と、前記Ｐ型ＭＯＳトランジスタのゲートと前記出力端子との間に設けられ、前記過電圧検出回路による検出の結果に従って、前記Ｐ型ＭＯＳトランジスタのゲートと前記出力端子との間を導通又は非導通の状態に切り替える第１のスイッチと、前記第１のＮ型ＭＯＳトランジスタのゲートと前記接地線との間に設けられ、前記検出の結果に従って、前記第１のＮ型ＭＯＳトランジスタのゲートと前記接地線との間を導通又は非導通の状態に切り替える第２のスイッチと、前記電源線と前記接地線との間に設けられ、前記検出の結果に従って動作する第３のＮ型ＭＯＳトランジスタと、前記Ｐ型ＭＯＳトランジスタのバルクとソースとを接続する配線上に設けられた抵抗素子と、を備え、前記Ｐ型ＭＯＳトランジスタの前記バルクとドレインとの間に寄生ダイオードが形成される半導体集積回路である。

これにより、半導体集積回路は、出力端子と接地線との間に所定の電圧以上の電圧が印加された場合に、Ｐ型ＭＯＳトランジスタのゲートと出力端子との間を導通にすることによって、Ｐ型ＭＯＳトランジスタのゲートと出力端子との間に所定の電圧以上の電圧が印加されることを防止することができ、所定の電圧以上の電圧によってＰ型ＭＯＳトランジスタが破壊されることを防止することができる。また、半導体集積回路は、出力端子から寄生ダイオード及び抵抗素子を介して電源線に流れる電流を抵抗素子によって低減するため、該電流によってＰ型ＭＯＳトランジスタが破壊されることを防止することができるようになる。

さらに、半導体集積回路は、第１のＮ型ＭＯＳトランジスタのゲートと接地線との間を非導通にすることによって、第１のＮ型ＭＯＳトランジスタのソース−ドレイン間に電流が流れることを防止するため、該電流によって第１のＮ型ＭＯＳトランジスタが破壊されることを防止することができる。また、半導体集積回路は、第２のＮ型ＭＯＳトランジスタによる電圧降下によって、第１のＮ型ＭＯＳトランジスタのドレインの電位を低下させるため、所定の電圧以上の電圧が第１のＮ型ＭＯＳトランジスタのゲートと、ドレイン及びソースとの間に印加されることを防止することができ、所定の電圧以上の電圧によって第１のＮ型ＭＯＳトランジスタが破壊されることを防止することができるようになる。

さらに、半導体集積回路は、電源線と接地線との間を導通に切り替えることによって、電源線と接地線との間に所定の電圧以上の電圧が印加されることを防止することができ、所定の電圧以上の電圧によって電源線と接地線との間にある素子が破壊されることを防止することができるようになる。

本発明によれば、半導体集積回路は、トランジスタのゲート−ドレイン間に過電圧が印加されることによって、トランジスタが破壊されることを防止することができるようになる。

また、本発明によれば、半導体集積回路は、電源線と接地線との間に過電圧が印加されることによって、電源線と接地線との間の素子が破壊されることを防止することができるようになる。

また、本発明によれば、半導体集積回路は、トランジスタのゲート−ソース間、又はドレイン−ソース間に過電圧が印加されることによって、通常動作以上の電流が流れ、トランジスタが破壊されることを防止することができる。

本発明の他の技術的特徴、目的、及び作用効果乃至は利点は、添付した図面を参照して説明される以下の実施形態により明らかにされる。

本発明の一実施形態に係る半導体集積回路の概略構成の一例を示す図である。 本発明の一実施形態に係る半導体集積回路におけるトランジスタ、寄生ダイオード及び抵抗素子の接続関係を示す模式図である。 本発明の一実施形態に係る過電圧検出回路の構成の一例を示す図である。 本発明の一実施形態に係る半導体集積回路における過電圧検出回路の入出力特性を示す図である。 本発明の一実施形態に係る半導体集積回路の概略構成の他の例を示す図である。 本発明の一実施形態に係る半導体集積回路の概略構成の他の例を示す図である。 本発明の一実施形態に係る半導体集積回路の概略構成の他の例を示す図である。 本発明の一実施形態に係る半導体集積回路において、出力端子と接地線との間に過電圧が印加された場合に形成される電流経路の模式図である。 本発明の一実施形態に係る半導体集積回路の概略構成の他の例を示す図である。

次に、本発明の実施の形態について、図面を参照しつつ説明する。

図１は、本発明の一実施形態に係る半導体集積回路の概略構成の一例を示す図である。同図に示すように、本実施形態に係る半導体集積回路１は、例えば、論理回路１０と、過電圧検出回路２０と、トランジスタＴＲ１乃至ＴＲ３と、寄生ダイオードＤ１と、抵抗素子Ｒ１とを含んで構成される。

論理回路１０は、半導体集積回路１において種々の処理を行う内部回路であり、該処理を行った結果をトランジスタＴＲ１又はＴＲ２のゲートに出力することによって、トランジスタＴＲ１又はＴＲ２のゲートの電位を決定する。具体的には、論理回路１０（１）は、処理の結果をゲート信号ＰＧＡＴＥとして、該信号をトランジスタＴＲ１のゲートに出力することによって、トランジスタＴＲ１のゲートの電位を決定する。また、論理回路１０（２）は、処理の結果をゲート信号ＮＧＡＴＥとしてトランジスタＴＲ２のゲートに出力することによって、トランジスタＴＲ２のゲートの電位を決定する。

トランジスタＴＲ１は、例えば、Ｐ型ＭＯＳトランジスタであり、電源スイッチとして機能する。トランジスタＴＲ１は、例えば、論理回路１０（１）から出力されるゲート信号ＰＧＡＴＥに従って動作し、出力端子ｏと電源線ＶＤＤとの間を導通又は非導通に切り替えることによって、出力端子ｏの電位を決定する。トランジスタＴＲ１は、電源線ＶＤＤと接地線ＧＮＤとを接続する出力線Ｗ＿ＯＵＴ上に設けられ、そのソースは、電源線ＶＤＤと抵抗素子Ｒ１の一端とに接続される一方で、ドレインは、寄生ダイオードＤ１のアノード端子と、出力端子ｏと、トランジスタＴＲ２及びＴＲ３のドレインと、過電圧検出回路２０の検出端子ｄとに接続され、ゲートは、論理回路１０（１）と、トランジスタＴＲ３のソースとに接続される。また、トランジスタＴＲ１のバルクは、寄生ダイオードＤ１のカソード端子と抵抗素子Ｒ１の他端とに接続される。

寄生ダイオードＤ１は、一般に、トランジスタＴＲ１の構造に由来して形成されるものであり、トランジスタＴＲ１に付随するものである。寄生ダイオードＤ１のアノード端子は、トランジスタＴＲ１乃至ＴＲ３のドレインと、出力端子ｏと、過電圧検出回路２０の検出端子ｄとに接続される一方で、そのカソード端子は、トランジスタＴＲ１のバルクと、抵抗素子Ｒ１の他端とに接続される。寄生ダイオードＤ１は、出力端子ｏと接地線ＧＮＤとの間に所定の電圧以上の電圧が印加された場合に導通し、出力端子ｏから寄生ダイオードＤ１及び抵抗素子Ｒ１を介して電源線ＶＤＤに電流を供給する。ここで、所定の電圧は、少なくとも電源線ＶＤＤ＋寄生ダイオードＤ１の閾値電圧以上の電圧である。また、所定の電圧以上の電圧とは、例えば、ＥＯＳに起因する過電圧であって、以下では、これを単に過電圧と呼ぶことにする。

抵抗素子Ｒ１は、例えば、ポリシリコン抵抗である。抵抗素子Ｒ１は、出力端子ｏと接地線ＧＮＤとの間に過電圧が印加され、出力端子ｏから寄生ダイオードＤ１及び抵抗素子Ｒ１を介して電源線ＶＤＤに電流が供給される場合に、トランジスタＴＲ１のドレイン−バルク間に大電流が流れることを防止する。抵抗素子Ｒ１の一端は、電源線ＶＤＤに接続される一方で、その他端は、寄生ダイオードＤ１のカソード端子と、トランジスタＴＲ１のバルクとに接続される。

トランジスタＴＲ２は、例えば、Ｎ型ＭＯＳトランジスタであり、電源スイッチとして機能する。トランジスタＴＲ２は、例えば、論理回路１０（２）から出力されるゲート信号ＮＧＡＴＥに従って動作し、出力端子ｏと接地線ＧＮＤとの間を導通又は非導通に切り替えることによって、出力端子ｏの電位を決定する。トランジスタＴＲ２は、出力線Ｗ＿ＯＵＴ上に設けられ、そのソースは、接地線ＧＮＤに接続され、ドレインは、寄生ダイオードＤ１のアノード端子と、出力端子ｏと、トランジスタＴＲ１及びＴＲ３のドレインと、過電圧検出回路２０の検出端子ｄとに接続され、ゲートは論理回路１０（２）に接続される。

過電圧検出回路２０は、出力端子ｏと接地線ＧＮＤとの間に過電圧が印加されたか否かを検出端子ｄを介して検出し、該検出結果をトリガ信号ＴＲＩＧとしてトリガ端子ｔを介してトランジスタＴＲ３のゲートに出力する。過電圧検出回路２０の検出端子ｄは、トランジスタＴＲ１乃至ＴＲ３のドレインと、寄生ダイオードＤ１のアノード端子と、出力端子ｏとに接続され、そのトリガ端子ｔは、トランジスタＴＲ３のゲートに接続され、そのグランド端子ｇは、接地線ＧＮＤに接続される。

トランジスタＴＲ３は、例えば、Ｎ型ＭＯＳトランジスタであり、スイッチとして機能する。トランジスタＴＲ３は、例えば、過電圧検出回路２０から出力されるトリガ信号ＴＲＩＧに従って動作し、トランジスタＴＲ１のゲートと出力端子ｏとの間を導通又は非導通に切り替えることによって、トランジスタＴＲ１のゲートの電位を決定する。トランジスタＴＲ３のソースは、トランジスタＴＲ１のゲートと、論理回路１０（１）とに接続され、トランジスタＴＲ３のドレインは、トランジスタＴＲ１及びＴＲ２のドレインと、出力端子ｏと、過電圧検出回路２０の検出端子ｄとに接続され、さらにトランジスタＴＲ３のゲートは、過電圧検出回路２０のトリガ端子ｔに接続される。

［出力端子ｏと接地線ＧＮＤとの間に過電圧が印加されない場合の動作］
出力端子ｏと接地線ＧＮＤとの間に過電圧が印加されない場合、過電圧検出回路２０によって過電圧は検出されず、半導体集積回路１は、トランジスタＴＲ３がオフとなることによってトランジスタＴＲ１と出力端子ｏとの間を切り離す（すなわち、非導通にする）。したがって、半導体集積回路１は、論理回路１０（１）及び１０（２）の処理結果に従うトランジスタＴＲ１及びＴＲ２の動作に基づいて、出力端子ｏの電位を決定し、該電位を出力信号ＯＵＴとして外部に出力する。

より具体的には、トランジスタＴＲ１及びＴＲ２によって、電源線ＶＤＤと出力端子ｏとの間が導通し、出力端子ｏと接地線ＧＮＤとの間が非導通になる場合、半導体集積回路１は、出力信号ＯＵＴの電位を電源線ＶＤＤの電位（すなわち“Ｈ”）として、該信号を外部に出力する。また、トランジスタＴＲ１及びＴＲ２によって、電源線ＶＤＤと出力端子ｏとの間が非導通になり、出力端子ｏと接地線ＧＮＤとの間が導通する場合、半導体集積回路１は、出力信号ＯＵＴの電位を接地線ＧＮＤの電位（すなわち“Ｌ”）として、該信号を外部に出力する。なお、トランジスタＴＲ１及びＴＲ２は、典型的には、電源線ＶＤＤと出力端子ｏとの間と、出力端子ｏと接地線ＧＮＤとの間とのいずれもが導通又は非導通にならないように、論理回路１０（１）及び１０（２）によって制御される。

［出力端子ｏと接地線ＧＮＤとの間に過電圧が印加される場合の動作］
出力端子ｏと接地線ＧＮＤとの間に過電圧が印加される場合、トランジスタＴＲ１に付随する寄生ダイオードＤ１のアノード端子の電位がカソード端子の電位よりも大きくなることによって、寄生ダイオードＤ１の両端が導通するため、半導体集積回路１は、出力端子ｏから寄生ダイオードＤ１及び抵抗素子Ｒ１を介して電源線ＶＤＤに電流を供給する。かかる場合において、出力端子ｏから電源線ＶＤＤに流れる電流は、トランジスタＴＲ１のバルクとソースとの間に設けられた抵抗素子Ｒ１によって、トランジスタＴＲ１が破壊されない程度の値に決定される。

また、出力端子ｏと接地線ＧＮＤとの間に過電圧が印加される場合、半導体集積回路１は、過電圧検出回路２０に従うトランジスタＴＲ３の動作に基づいて、トランジスタＴＲ１のゲートの電位を出力端子ｏの電位に決定する。出力端子ｏと接地線ＧＮＤとの間に過電圧が印加されると、過電圧検出回路２０は、該電圧を検出し、トリガ信号ＴＲＩＧの電位を“Ｈ”として該信号をトランジスタＴＲ３のゲートに出力する。トランジスタＴＲ３は、トリガ信号ＴＲＩＧの電位“Ｈ”に基づいてトランジスタＴＲ１のゲートと出力端子ｏとの間を導通に切り替えることによって、トランジスタＴＲ１のゲートの電位を出力端子ｏの電位に決定し、トランジスタＴＲ１のゲート−ドレイン間に過電圧が印加されることを防止する。

上述したように、出力端子ｏと接地線ＧＮＤとの間に過電圧が印加された場合に、半導体集積回路１は、出力端子ｏからトランジスタＴＲ１に付随する寄生ダイオードＤ１を介して電源線ＶＤＤに流れる電流を抵抗素子Ｒ１によって減少させることによって、該電流によってトランジスタＴＲ１が破壊されることを防止することができる。また、半導体集積回路１は、出力端子ｏと接地線ＧＮＤとの間に過電圧が印加された場合、過電圧検出回路２０によって該電圧を検出し、該検出結果に従ってトランジスタＴＲ３を動作させ、トランジスタＴＲ１のゲートと出力端子ｏとの間を導通に切り替えることによって、トランジスタＴＲ１のゲート−ドレインの間に過電圧が印加されることを防止する。これにより、半導体集積回路１は、トランジスタＴＲ１のゲート−ドレイン間に過電圧が印加されることによって、トランジスタＴＲ１が破壊されることを防止することができる。

図２は、本発明の一実施形態に係る半導体集積回路におけるトランジスタ、寄生ダイオード及び抵抗素子の接続関係を示す模式図である。同図に示すように、トランジスタＴＲ１は、例えば、ゲート端子ＧＡＴＥ及びウェルＷを含んで構成される。同図において、トランジスタＴＲ１はＰ型ＭＯＳトランジスタであるものとする。

ゲート端子ＧＡＴＥは、例えば、ゲート電極及びゲート酸化膜（図示せず）からなる。ゲート電極は、論理回路１０（１）に至る配線と、ゲート酸化膜とに接続され、ゲート酸化膜はゲート電極及びウェルＷに接続される。ゲート端子ＧＡＴＥは、論理回路１０（１）から出力されるゲート信号ＰＧＡＴＥをゲート電極で受け、該信号に従って、ゲート酸化膜を介してウェルＷのドレイン端子ＤＲＮとソース端子ＳＲＣとの間に電流経路を生成する。

ウェルＷは、Ｎ型半導体である。ウェルＷは、例えば、ドレイン端子ＤＲＮ、ソース端子ＳＲＣ及びバルク端子ＢＵＬＫを含んで構成される。

ドレイン端子ＤＲＮ及びソース端子ＳＲＣは、Ｐ型半導体である。ドレイン端子ＤＲＮは、出力端子ｏに至る配線に接続され、ゲート端子ＧＡＴＥに出力されるゲート信号ＰＧＡＴＥに基づいて、ソース端子ＳＲＣとの間に電流経路を生成する。ソース端子ＳＲＣは、電源線ＶＤＤに至る配線に接続され、ゲート端子ＧＡＴＥに出力されるゲート信号ＰＧＡＴＥに基づいて、ドレイン端子ＤＲＮとの間に電流経路を生成する。

バルク端子ＢＵＬＫはＮ型半導体である。バルク端子ＢＵＬＫは、抵抗素子Ｒ１を介して電源線ＶＤＤ及びソース端子ＳＲＣに接続され、ウェルＷの電位を抵抗素子Ｒ１の他端の電位に決定する。

寄生ダイオードＤ１は、上述したように、トランジスタＴＲ１の構造に由来して形成されるものである。寄生ダイオードＤ１は、Ｐ型半導体であるドレイン端子ＤＲＮと、Ｎ型半導体であるバルク端子ＢＵＬＫ及びウェルＷとがダイオード構造を構成することによって形成されるものであり、トランジスタＴＲ１のウェルＷにおけるドレイン端子ＤＲＮとソース端子ＳＲＣとの間に形成される。寄生ダイオードＤ１は、バルク端子ＢＵＬＫの電位より、ドレイン端子ＤＲＮの電位が寄生ダイオードＤ１の閾値電圧以上に高くなった場合に、ドレイン端子ＤＲＮとバルク端子ＢＵＬＫとの間を導通に切り替える。

抵抗素子Ｒ１は、上述したように、例えば、ポリシリコン抵抗である。抵抗素子Ｒ１は、トランジスタＴＲ１のバルク端子ＢＵＬＫとソース端子ＳＲＣとの間に設けられる。本例では、抵抗素子Ｒ１は、ソース端子ＳＲＣと電源線ＶＤＤとの間の配線上には設けられず、該配線上に設けられたノード（図中のノードａ）から分岐してバルク端子ＢＵＬＫに至る配線上に設けられる。これにより、抵抗素子Ｒ１は、自身が出力端子ｏと接地線ＧＮＤとの間に過電圧が印加されない場合の半導体集積回路１の動作に影響を及ぼすことを防止することができる。また、抵抗素子Ｒ１は、出力端子ｏと接地線ＧＮＤとの間に過電圧が印加され、寄生ダイオードＤ１によってバルク端子ＢＵＬＫとドレイン端子ＤＲＮとの間が導通した場合に、寄生ダイオードＤ１を介して流れる電流を自身の抵抗値によって低減することによって、該電流によるトランジスタＴＲ１の破壊を防止する。なお、抵抗素子Ｒ１の値は、出力端子ｏと接地線ＧＮＤとの間に過電圧が印加された場合に寄生ダイオードＤ１を介して流れる電流がトランジスタＴＲ１を破壊しない程度の値に決定される。

図３は、本発明の一実施形態に係る過電圧検出回路の構成の一例を示す図である。同図に示すように、過電圧検出回路２０は、過電圧スイッチ２１と、トランジスタＴＲ４と、抵抗素子Ｒ２及びＲ３とを含んで構成される。

過電圧スイッチ２１は、例えば端子間に一定以上の電圧が印加された場合に該端子間を導通にする素子であり、このような素子としては、例えばツェナーダイオードが知られている。過電圧スイッチ２１は、抵抗素子Ｒ２を介して検出端子ｄと接地端子ｇとの間に過電圧が印加されたか否かを検出し、該検出の結果に基づいて自身を導通又は非導通に切り替えることによって、抵抗素子Ｒ２とでトランジスタＴＲ４のゲートの電位を決定する。具体的には、過電圧スイッチ２１は、検出端子ｄと接地端子ｇとの間に過電圧が印加された場合、自身を導通に切り替えることによって、検出端子ｄの電位を抵抗素子Ｒ２と自身の抵抗とによって分圧した電位に、トランジスタＴＲ４のゲートの電位を決定する。一方、過電圧スイッチ２１は、検出端子ｄと接地端子ｇとの間に過電圧が印加されない場合、自身を非導通に切り替えることによって、トランジスタＴＲ４のゲートの電位を検出端子ｄの電位に決定する。過電圧スイッチ２１の一端は、トランジスタＴＲ４のゲートと、抵抗素子Ｒ２の一端とに接続される一方で、その他端は、接地端子ｇを介して接地線ＧＮＤに接続される。

抵抗素子Ｒ２は、例えば、ポリシリコン抵抗である。抵抗素子Ｒ２は、過電圧スイッチが導通している場合に、自身の抵抗値と過電圧スイッチ２１の抵抗とによって検出端子ｄの電位を分圧することによって、トランジスタＴＲ４のゲートの電位を決定する。抵抗素子Ｒ２の一端は、過電圧スイッチ２１に接続される一方で、その他端は、検出端子ｄとトランジスタＴＲ４のソースとに接続される。

トランジスタＴＲ４は、例えば、Ｐ型ＭＯＳトランジスタであり、電圧電流変換素子として機能する。トランジスタＴＲ４は、過電圧スイッチ２１及び抵抗素子Ｒ２によって決定されるゲートの電位に基づいて、抵抗素子Ｒ３に電流を供給する。具体的には、トランジスタＴＲ４は、検出端子ｄと接地端子ｇとの間に過電圧が印加された場合、自身のゲート−ソース間に過電圧を抵抗素子Ｒ２及び過電圧スイッチ２１によって分圧した電圧が印加されるため、ゲート−ソース間の電圧に応じた電流を抵抗素子Ｒ３に供給する。一方、トランジスタＴＲ４は、検出端子ｄと接地端子ｇとの間に過電圧が印加されない場合、自身のゲート−ソース間に０Ｖに略等しい電圧が印加されるため、抵抗素子Ｒ３への電流の供給を停止する。トランジスタＴＲ４のソースは、検出端子ｄと、抵抗素子Ｒ２の他端とに接続される一方で、そのドレインは、トリガ端子ｔと抵抗素子Ｒ３の一端に接続され、そのゲートは、抵抗素子Ｒ２の一端と過電圧スイッチ２１の一端とに接続される。

抵抗素子Ｒ３は、例えば、ポリシリコン抵抗である。抵抗素子Ｒ３は、トランジスタＴＲ４から供給される電流に基づいて、トリガ端子ｔの電位を決定する。具体的には、抵抗素子Ｒ３は、検出端子ｄと接地端子ｇとの間に過電圧が印加される場合、トランジスタＴＲ４から供給される電流に基づいて、自身の電圧降下に従って、トリガ端子ｔの電位を決定する一方で、検出端子ｄと接地端子ｇとの間に過電圧が印加されない場合、トランジスタＴＲ４から電流が供給されないため、トリガ端子ｔの電位を“Ｌ”に決定する。抵抗素子Ｒ３の一端は、トランジスタＴＲ４のドレインとトリガ端子ｔとに接続される一方で、その他端は、接地端子ｇを介して接地線ＧＮＤに接続される。

以上のように構成される過電圧検出回路２０は、検出端子ｄと接地端子ｇとの間に過電圧が印加される場合、トリガ端子ｔの電位をトランジスタＴＲ４が抵抗素子Ｒ３に供給する電流と抵抗素子Ｒ３による電圧降下とによって決定される電位に決定し、該決定した電位をトリガ信号ＴＲＩＧとして外部に出力する。一方で、過電圧検出回路２０は、検出端子ｄと接地端子ｇとの間に過電圧が印加されない場合、トリガ端子ｔの電位を“Ｌ”に決定し、該決定した電位をトリガ信号ＴＲＩＧとして外部に出力する。

図４は、本発明の一実施形態に係る半導体集積回路における過電圧検出回路の入出力特性を示す図である。同図に示すように、検出端子ｄと接地端子ｇとの間の電圧が、通常動作電圧（すなわち、“Ｈ”）から所定の電圧に変化する場合において、過電圧検出回路２０は、検出端子ｄと接地端子ｇとの間の電圧が過電圧スイッチ２１が駆動する過電圧スイッチ駆動電圧に達するまで、トリガ端子ｔと接地端子ｇとの間の電圧を“Ｌ”とする。

過電圧検出回路２０は、検出端子ｄと接地端子ｇとの間の電圧が過電圧スイッチ駆動電圧に達して以降、トリガ端子ｔと接地端子ｇとの間の電圧を徐々に上昇させる。過電圧検出回路２０は、検出端子ｄと接地端子ｇとの間の電圧が所定の電圧に達する前に、トリガ端子ｔと接地端子ｇとの間の電圧をＮ型ＭＯＳトランジスタが駆動するＮＭＯＳ駆動電圧まで上昇させる。そして、過電圧検出回路２０は、検出端子ｄと接地端子ｇとの間の電圧が所定の電圧に達した際、ＮＭＯＳ駆動電圧を上回る電圧にトリガ端子ｔと接地端子ｇとの間の電圧を決定する。

上述したように、過電圧検出回路２０は、検出端子ｄと接地端子ｇとの間の電圧が半導体集積回路１の通常動作電圧である場合、トリガ端子ｔと接地端子ｇとの間の電圧を“Ｌ”とする一方で、検出端子ｄと接地端子ｇとの間の電圧が所定の電圧に達している場合、トリガ端子ｔと接地端子ｇとの間の電圧をＮＭＯＳ駆動電圧以上の電圧とする。これにより、過電圧検出回路２０は、検出端子ｄと接地端子ｇとの間に所定の電圧が印加されたことを検出し、該検出結果をＮ型ＭＯＳトランジスタが十分に駆動可能な電圧を有するトリガ信号ＴＲＩＧとしてトリガ端子ｔから出力する。

図５は、本発明の一実施形態に係る半導体集積回路の概略構成の他の例を示す図である。同図に示すように、半導体集積回路１Ａは、論理回路１０（１）及び（２）と、過電圧検出回路２０と、トランジスタＴＲ１、ＴＲ２、ＴＲ５及びＴＲ６と、寄生ダイオードＤ１と、抵抗素子Ｒ１とを含んで構成される。なお、論理回路１０と、トランジスタＴＲ１と、寄生ダイオードＤ１と、抵抗素子Ｒ１とに関しては、半導体集積回路１のものと同じであるため、その説明を省略する。

トランジスタＴＲ２は、例えば、Ｎ型ＭＯＳトランジスタであり、電源スイッチとして機能する。トランジスタＴＲ２は、論理回路１０（２）から出力されるゲート信号ＮＧＡＴＥに従って動作し、出力端子ｏと接地線ＧＮＤとの間を導通又は非導通に切り替えることによって、出力端子ｏの電位を決定する。トランジスタＴＲ２は、出力線Ｗ＿ＯＵＴ上に設けられ、そのソースは接地線ＧＮＤに接続される一方で、ドレインはトランジスタＴＲ５のソースに接続され、さらにゲートは論理回路１０（２）に接続される。

トランジスタＴＲ５は、例えば、Ｎ型ＭＯＳトランジスタであり、バッファとして機能する。トランジスタＴＲ５は、そのゲートと接地線ＧＮＤとの間に電源線ＶＤＤの電圧が印加されることによって常にトランジスタＴＲ２のドレインと出力端子ｏとの間を導通させ、出力端子ｏと接地線ＧＮＤとの間に過電圧が印加された場合に、自身による電圧降下によって、トランジスタＴＲ２のドレインと、ソース及びゲートとの間に過電圧が印加されることを防止する。トランジスタＴＲ５は、出力線Ｗ＿ＯＵＴ上に設けられ、そのソースはトランジスタＴＲ２のドレインに接続される一方で、ドレインはトランジスタＴＲ１のドレインと、寄生ダイオードＤ１のアノード端子と、出力端子ｏと過電圧検出回路２０の検出端子ｄとに接続され、さらにゲートは電源線ＶＤＤに接続される。

過電圧検出回路２０は、出力端子ｏと接地線ＧＮＤとの間に過電圧が印加されたか否かを検出端子ｄを介して検出し、該検出結果をトリガ信号ＴＲＩＧとしてトリガ端子ｔを介してトランジスタＴＲ６のゲートに出力する。過電圧検出回路２０の検出端子ｄは、トランジスタＴＲ１及びＴＲ５のドレインと、寄生ダイオードＤ１のアノード端子と、出力端子ｏとに接続され、そのトリガ端子ｔは、トランジスタＴＲ６のゲートに接続され、そのグランド端子ｇは、接地線ＧＮＤに接続される。

トランジスタＴＲ６は、例えば、Ｎ型ＭＯＳトランジスタであり、スイッチとして機能する。トランジスタＴＲ６は、過電圧検出回路２０から出力されるトリガ信号ＴＲＩＧに従って動作し、トランジスタＴＲ２のゲートと接地線ＧＮＤ上のノードｂとの間を導通又は非導通に切り替えることによって、トランジスタＴＲ２のゲートの電位を決定する。トランジスタＴＲ６のソースは、接地線ＧＮＤ上のノードｂに接続される一方で、ドレインは、トランジスタＴＲ２のゲートと論理回路１０（２）とに接続され、さらにゲートは、過電圧検出回路２０のトリガ端子ｔに接続される。

［出力端子ｏと接地線ＧＮＤとの間に過電圧が印加されない場合の動作］
出力端子ｏと接地線ＧＮＤとの間に過電圧が印加されない場合、過電圧検出回路２０によって過電圧は検出されず、半導体集積回路１は、トランジスタＴＲ６がオフとなることによってトランジスタＴＲ２と接地線ＧＮＤとの間を切り離す。したがって、半導体集積回路１Ａは、論理回路１０（１）及び１０（２）の処理結果に従うトランジスタＴＲ１及びＴＲ２の動作に基づいて、出力端子ｏの電位を決定し、該電位を出力信号ＯＵＴとして外部に出力する。

より具体的には、トランジスタＴＲ１及びＴＲ２によって、電源線ＶＤＤと出力端子ｏとの間が導通し、出力端子ｏと接地線ＧＮＤとの間が非導通になる場合、半導体集積回路１Ａは、出力信号ＯＵＴの電位を電源線ＶＤＤの電位（すなわち“Ｈ”）として、該信号を外部に出力する。また、トランジスタＴＲ１及びＴＲ２によって、電源線ＶＤＤと出力端子ｏとの間が非導通になり、出力端子ｏと接地線ＧＮＤとの間が導通する場合、半導体集積回路１は、出力信号ＯＵＴの電位をトランジスタＴＲ５を介して接地線ＧＮＤの電位（すなわち“Ｌ”）として、該信号を外部に出力する。

［出力端子ｏと接地線ＧＮＤとの間に過電圧が印加される場合の動作］
出力端子ｏと接地線ＧＮＤとの間に過電圧が印加される場合、半導体集積回路１Ａは、過電圧検出回路２０に従うトランジスタＴＲ６の動作に基づいて、トランジスタＴＲ２のゲートの電位を接地線ＧＮＤ上のノードｂの電位“Ｌ”に決定する。出力端子ｏと接地線ＧＮＤとの間に過電圧が印加されると、過電圧検出回路２０は、該電圧を検出し、該検出の結果に基づいて、トリガ信号ＴＲＩＧの電位を“Ｈ”として該信号をトランジスタＴＲ６のゲートに出力する。トランジスタＴＲ６は、トリガ信号ＴＲＩＧの電位“Ｈ”に基づいて、トランジスタＴＲ６のゲートと接地線ＧＮＤ上のノードｂとの間を導通に切り替えることによって、トランジスタＴＲ２のゲートの電位を接地線ＧＮＤ上のノードｂの電位に決定し、トランジスタＴＲ２に大電流が流れることを防止する。なお、出力端子ｏと接地線ＧＮＤとの間に過電圧が印加されない場合の動作については、図１における内容と同じであるため、その説明を省略する。

上述したように、出力端子ｏと接地線ＧＮＤとの間に過電圧が印加された場合、半導体集積回路１Ａは、トランジスタＴＲ２のドレインと、ソース及びゲートとの間に印加される電圧をトランジスタＴＲ５による電圧降下によって減少させることによって、該電圧によってトランジスタＴＲ２が破壊されることを防止することができる。また、半導体集積回路１Ａは、出力端子ｏと接地線ＧＮＤとの間に過電圧が印加された場合、過電圧検出回路２０によって該電圧を検出し、該検出結果に従ってトランジスタＴＲ６を動作させ、トランジスタＴＲ２のゲートと接地線ＧＮＤ上のノードｂとの間を導通に切り替えることによって、トランジスタＴＲ２のドレイン−ソース間を非導通に切り替えてトランジスタＴＲ２に大電流が流れることを防止する。これにより、半導体集積回路１Ａは、トランジスタＴＲ２に大電流が流れることによって、トランジスタＴＲ２が破壊されることを防止することができる。

図６は、本発明の一実施形態に係る半導体集積回路の概略構成の他の例を示す図である。同図に示すように、半導体集積回路１Ｂは、半導体集積回路１及び１Ａの全ての構成要素を含んで構成される。なお、同図における各構成要素の詳細に関しては、半導体集積回路１、１Ａのものと同じであるため、その説明を省略する。

［出力端子ｏと接地線ＧＮＤとの間に過電圧が印加される場合の動作］
出力端子ｏと接地線ＧＮＤとの間に過電圧が印加される場合、半導体集積回路１Ｂは、過電圧検出回路２０によって過電圧を検出し、該検出結果をトランジスタＴＲ３、ＴＲ６及びに出力する。

半導体集積回路１Ｂは、寄生ダイオードＤ１及び抵抗素子Ｒ１を介して電源線ＶＤＤに流れる電流を抵抗素子Ｒ１の電圧降下によってトランジスタＴＲ１が破壊されない程度の電流に決定する。また、半導体集積回路１Ｂは、トランジスタＴＲ３の動作によってトランジスタＴＲ１のゲートと出力端子ｏとの間を導通させ、トランジスタＴＲ１のゲートの電位を出力端子ｏの電位に決定することによって、トランジスタＴＲ１のゲート−ドレイン間に過電圧が印加されることを防止する。また、半導体集積回路１Ｂは、トランジスタＴＲ６の動作によってトランジスタＴＲ２のゲートと接地線ＧＮＤとの間を導通に切り替えることによって、トランジスタＴＲ２のドレイン−ソース間に大電流が流れることを防止する。さらに、半導体集積回路１Ｂは、トランジスタＴＲ５による電圧降下によって、トランジスタＴＲ２のドレインと、ソース及びゲートとの間に過電圧が印加されることを防止する。

上述したように、出力端子ｏと接地線ＧＮＤとの間に過電圧が印加された場合、半導体集積回路１Ｂは、過電圧検出回路２０によって該電圧を検出し、トランジスタＴＲ３、及びＴＲ６を動作させる。これにより、半導体集積回路１Ｂは、トランジスタＴＲ１のゲート−ドレイン間に過電圧が印加されることを、トランジスタＴＲ３の動作で抑制し、寄生ダイオードＤ１に大電流が流れることを抵抗素子Ｒ１で抑制することによって、トランジスタＴＲ１が破壊されることを防止することができる。また、半導体集積回路１Ｂは、トランジスタＴＲ５が挿入されることにより、トランジスタＴＲ２のドレインとソース及びゲートとの間に過電圧が印加されることを抑制し、さらにトランジスタＴＲ６の動作でトランジスタＴＲ２のゲートが接地しトランジスタＴＲ２が非導通になることによってトランジスタＴＲ２が破壊されることを防止することができる。

図７は、本発明の一実施形態に係る半導体集積回路の概略構成の他の例を示す図である。同図に示すように、半導体集積回路１Ｃは、論理回路１０（１）及び１０（２）と、過電圧検出回路２０と、寄生ダイオードＤ１と、抵抗素子Ｒ１と、トランジスタＴＲ１、ＴＲ２、ＴＲ７（１）乃至ＴＲ７（ｎ）とを含んで構成される。ここで、ｎは正の整数である。なお、論理回路１０と、トランジスタＴＲ１及びＴＲ２と、寄生ダイオードＤ１と、抵抗素子Ｒ１とは、半導体集積回路１のものと同じであるため、その説明を省略する。

過電圧検出回路２０は、出力端子ｏと接地線ＧＮＤとの間に過電圧が印加されたか否かを検出端子ｄを介して検出し、該検出結果をトリガ信号ＴＲＩＧとしてトリガ端子ｔを介してトランジスタＴＲ７のゲートに出力する。過電圧検出回路２０の検出端子ｄは、トランジスタＴＲ１及びＴＲ２のドレインと、寄生ダイオードＤ１のアノード端子と、出力端子ｏとに接続され、そのトリガ端子ｔは、トランジスタＴＲ７のゲートに接続され、その接地端子ｇは、接地線ＧＮＤに接続される。

トランジスタＴＲ７（１）乃至ＴＲ７（ｎ）は、例えば、Ｎ型ＭＯＳトランジスタであり、スイッチとして機能する。トランジスタＴＲ７（１）乃至ＴＲ７（ｎ）は、電源線ＶＤＤと接地線ＧＮＤとを接続する配線上に直列に設けられ、過電圧検出回路２０から出力されるトリガ信号ＴＲＩＧに従って動作し、電源線ＶＤＤと接地線ＧＮＤとの間を導通に切り替えることによって、電源線ＶＤＤと接地線ＧＮＤとの間に過電圧が印加されることを防止する。トランジスタＴＲ７（１）のソースは、トランジスタＴＲ７（２）のドレインに接続され、そのドレインは、電源線ＶＤＤに接続され、そのゲートは、過電圧検出回路２０のトリガ端子ｔに接続される。また、トランジスタＴＲ７（ｎ）のソースは、接地線ＧＮＤに接続される一方で、そのドレインは、トランジスタＴＲ７（ｎ―１）のソースに接続され、そのゲートは、過電圧検出回路２０のトリガ端子ｔに接続される。

［出力端子ｏと接地線ＧＮＤとの間に過電圧が印加される場合の動作］
出力端子ｏと接地線ＧＮＤとの間に過電圧が印加される場合、半導体集積回路１Ｃは、過電圧検出回路２０に従うトランジスタＴＲ７（１）乃至ＴＲ７（ｎ）の動作に基づいて、電源線ＶＤＤと接地線ＧＮＤとの間を導通に切り替える。出力端子ｏと接地線ＧＮＤとの間に過電圧が印加されると、過電圧検出回路２０は、該電圧を検出し、該検出の結果に基づいて、トリガ信号ＴＲＩＧの電位を“Ｈ”として該信号をトランジスタＴＲ７（１）乃至ＴＲ７（ｎ）のゲートに出力する。トランジスタＴＲ７（１）乃至ＴＲ７（ｎ）は、トリガ信号ＴＲＩＧの電位“Ｈ”に基づいて電源線ＶＤＤと接地線ＧＮＤとの間を導通に切り替える。かかる場合において、電源線ＶＤＤと接地線ＧＮＤとの間に電圧が印加されていない場合、半導体集積回路１Ｃは、出力端子ｏから寄生ダイオードＤ１と、抵抗素子Ｒ１と、電源線ＶＤＤと、トランジスタＴＲ７（１）乃至ＴＲ７（ｎ）とを介して接地線ＧＮＤに至る電流経路を形成する。半導体集積回路１Ｃは、電源線ＶＤＤの電位を寄生ダイオードＤ１の抵抗及び抵抗素子Ｒ１と、トランジスタＴＲ７（１）乃至ＴＲ７（ｎ）のオン抵抗とで分圧した電位に決定するため、半導体集積回路１Ｃは、電源線ＶＤＤと接地線ＧＮＤとの間に過電圧が印加されることを防止する。

上述したように、電源線ＶＤＤと接地線ＧＮＤとの間に電圧が印加されていない状態で、出力端子ｏと接地線ＧＮＤとの間に過電圧が印加された場合、半導体集積回路１Ｃは、出力端子ｏから寄生ダイオードＤ１と、抵抗素子Ｒ１と、電源線ＶＤＤと、トランジスタＴＲ７（１）乃至ＴＲ７（ｎ）とを介して接地線ＧＮＤに至る電流経路を形成し、電源線ＶＤＤの電位を寄生ダイオードＤ１及び抵抗素子Ｒ１と、トランジスタＴＲ７（１）乃至ＴＲ７（ｎ）のオン抵抗とで分圧した電位に決定する。これにより、半導体集積回路１Ｃは、電源線ＶＤＤと接地線ＧＮＤとの間に電圧が印加されていない状態で、出力端子ｏと接地線ＧＮＤとの間に過電圧が印加された場合に、寄生ダイオードＤ１及び抵抗素子Ｒ１を介して電源線ＶＤＤの電位が出力端子ｏの電位と同電位となり、電源線ＶＤＤと接地線ＧＮＤとの間に過電圧が印加されることによって、電源線ＶＤＤと接地線ＧＮＤとの間にある種々の素子（図示せず）が過電圧によって破壊されることを防止することができる。

図８は、本発明の一実施形態に係る半導体集積回路において、出力端子と接地線との間に過電圧が印加された場合に形成される電流経路の模式図であり、図７における半導体集積回路の一部を示す図である。同図に示すように、本実施形態に係る半導体集積回路１Ｃ（図７を参照）において、寄生ダイオードＤ１と、抵抗素子Ｒ１と、トランジスタＴＲ７（１）乃至ＴＲ７（ｎ）とは、分圧回路３０を構成する。同図において、電源線ＶＤＤと接地線ＧＮＤとの間には電圧が印加されておらず、出力端子ｏと接地線ＧＮＤとの間には過電圧が印加されているものとする。

分圧回路３０は、出力端子ｏと接地線ＧＮＤとの間の電圧を寄生ダイオードＤ１の抵抗及び抵抗素子Ｒ１と、トランジスタＴＲ７（１）乃至ＴＲ７（ｎ）とによって分圧し、該分圧した電圧を電源線ＶＤＤと接地線ＧＮＤとの間に印加する。出力端子ｏと接地線ＧＮＤとの間に過電圧が印加されると、トランジスタＴＲ７（１）乃至ＴＲ７（ｎ）は、過電圧検出回路２０（図５を参照）によって、電源線ＶＤＤと接地線ＧＮＤとの間を導通に切り替える。寄生ダイオードＤ１は、アノード端子の電位がカソード端子の電位よりも大きくなることによって、出力端子ｏと抵抗素子Ｒ１との間を導通に切り替える。これにより、出力端子ｏから寄生ダイオードＤ１と、抵抗素子Ｒ１と、電源線ＶＤＤと、トランジスタＴＲ７（１）乃至ＴＲ７（ｎ）とを介して接地線ＧＮＤに至る電流経路が形成され、電源線ＶＤＤと接地線ＧＮＤとの間には、出力端子ｏと接地線ＧＮＤとの間に印加される電圧を分圧した電圧が印加される。

上述したように、電源線ＶＤＤと接地線ＧＮＤとの間に電位が印加されていない状態で出力端子ｏと接地線ＧＮＤとの間に過電圧が印加される場合、分圧回路３０は、出力端子ｏと接地線ＧＮＤとの間に印加される過電圧を分圧し、該分圧した電圧を電源線ＶＤＤと接地線ＧＮＤとの間に印加する。これにより、分圧回路３０は、電源線ＶＤＤと接地線ＧＮＤとの間に電圧が印加されていない状態で、出力端子ｏと接地線ＧＮＤとの間に過電圧が印加された場合に、寄生ダイオードＤ１及び抵抗素子Ｒ１を介して電源線ＶＤＤの電位が出力端子ｏの電位と同電位となり、電源線ＶＤＤと接地線ＧＮＤとの間に過電圧が印加されることによって、電源線ＶＤＤと接地線ＧＮＤとの間にある種々の素子（図示せず）が過電圧によって破壊されることを防止することができる。なお、上述したように、本例では、電源線ＶＤＤと寄生ダイオードＤ１との間に抵抗素子Ｒ１が設けられているが、抵抗素子Ｒ１は除外されていても良い。

図９は、本発明の一実施形態に係る半導体集積回路の概略構成の他の例を示す図である。同図に示すように、本実施形態に係る半導体集積回路１Ｄは、半導体集積回路１、１Ａ及び１Ｃの全ての構成要素を含んで構成される。なお、同図における各構成要素の詳細に関しては、半導体集積回路１、１Ａ及び１Ｂのものと同じであるため、その説明を省略する。

［出力端子ｏと接地線ＧＮＤとの間に過電圧が印加される場合の動作］
出力端子ｏと接地線ＧＮＤとの間に過電圧が印加される場合、半導体集積回路１Ｄは、過電圧検出回路２０によって過電圧を検出し、該検出結果をトランジスタＴＲ３、ＴＲ６及びＴＲ７（１）乃至ＴＲ７（ｎ）に出力する。

電源線ＶＤＤと接地線ＧＮＤとの間に何らかの電圧が印加されている場合の半導体集積回路１Ｄの動作について説明する。半導体集積回路１Ｄは、寄生ダイオードＤ１及び抵抗素子Ｒ１を介して電源線ＶＤＤに流れる電流を抵抗素子Ｒ１の電圧降下によってトランジスタＴＲ１が破壊されない程度の電流に決定する。また、半導体集積回路１Ｄは、トランジスタＴＲ３の動作によってトランジスタＴＲ１のゲートと出力端子ｏとの間を導通させ、トランジスタＴＲ１のゲートの電位を出力端子ｏの電位に決定することによって、トランジスタＴＲ１のゲート−ドレイン間に過電圧が印加されることを防止する。また、半導体集積回路１Ｄは、トランジスタＴＲ６の動作によってトランジスタＴＲ２のゲートと接地線ＧＮＤとの間を導通に切り替えることによって、トランジスタＴＲ２のドレイン−ソース間に大電流が流れることを防止する。さらに、半導体集積回路１Ｄは、トランジスタＴＲ５による電圧降下によって、トランジスタＴＲ２のドレインと、ソース及びゲートとの間に過電圧が印加されることを防止する。

電源線ＶＤＤと接地線ＧＮＤとの間に電圧が印加されていない場合の半導体集積回路１Ｄの動作について説明する。半導体集積回路１Ｄは、トランジスタＴＲ７（１）乃至ＴＲ７（ｎ）の動作によって電源線ＶＤＤと接地線ＧＮＤとの間を導通に切り替える。半導体集積回路１Ｄは、寄生ダイオードＤ１と、抵抗素子Ｒ１と、電源線ＶＤＤと、トランジスタＴＲ７（１）乃至ＴＲ７（ｎ）とを介して接地線ＧＮＤに至る電流経路を形成する。半導体集積回路１Ｄは、寄生ダイオードＤ１、抵抗素子Ｒ１及びトランジスタＴＲ７（１）乃至ＴＲ７（ｎ）によって構成される分圧回路３０（図８を参照）によって、電源線ＶＤＤと接地線ＧＮＤとの間に、出力端子ｏと接地線ＧＮＤとの間の電圧を寄生ダイオードＤ１及び抵抗素子Ｒ１と、トランジスタＴＲ７（１）乃至ＴＲ７（ｎ）とによって分圧した電圧を供給することによって、電源線ＶＤＤと接地線ＧＮＤとの間に過電圧が印加されることを防止する。

上述したように、出力端子ｏと接地線ＧＮＤとの間に過電圧が印加された場合、半導体集積回路１Ｄは、過電圧検出回路２０によって該電圧を検出し、トランジスタＴＲ３、ＴＲ６及びＴＲ７（１）乃至ＴＲ７（ｎ）を動作させる。これにより、半導体集積回路１Ｄは、トランジスタＴＲ１のゲート−ソース間に過電圧が印加されるか、又は寄生ダイオードＤ１に大電流が流れることによって、トランジスタＴＲ１が破壊されることを防止することができる。また、半導体集積回路１Ｄは、トランジスタＴＲ２のドレインとソース及びゲートとの間に過電圧が印加されるか、又はトランジスタＴＲ２に大電流が流れることによってトランジスタＴＲ２が破壊されることを防止することができる。また、半導体集積回路１Ｄは、電源線ＶＤＤと接地線ＧＮＤとの間に過電圧が印加されることによって、電源線ＶＤＤと接地線ＧＮＤとの間にある種々の素子（図示せず）が破壊されることを防止することができる。

なお、本実施形態では、半導体集積回路１Ｄは、半導体集積回路１、１Ａ、１Ｂ及び１Ｃの全ての構成要素を含んでいるが、これに限られるものではなく、半導体集積回路１Ｄは、半導体集積回路１、１Ａ、１Ｂ及び１Ｃの一部の構成要素を含むものであっても良い。

上記各実施形態は、本発明を説明するための例示であり、本発明をこれらの実施形態にのみ限定する趣旨ではない。本発明は、その要旨を逸脱しない限り、さまざまな形態で実施することができる。

例えば、本明細書に開示される方法においては、その結果に矛盾が生じない限り、ステップ、動作又は機能を並行して又は異なる順に実施しても良い。説明されたステップ、動作及び機能は、単なる例として提供されており、ステップ、動作及び機能のうちのいくつかは、発明の要旨を逸脱しない範囲で、省略でき、また、互いに結合させることで一つのものとしてもよく、また、他のステップ、動作又は機能を追加してもよい。

また、本明細書では、さまざまな実施形態が開示されているが、一の実施形態における特定のフィーチャ（技術的事項）を適宜改良しながら、他の実施形態に追加し、又は該他の実施形態における特定のフィーチャと置換することができ、そのような形態も本発明の要旨に含まれる。

本発明は、半導体集積回路を備える機器の分野に広く利用することができる。

１…半導体集積回路
１０…論理回路
２０…過電圧検出回路
２１…過電圧スイッチ
３０…分圧回路

Claims (8)

1. 電源線と出力線上の出力端子との間に設けられたＰ型ＭＯＳトランジスタと、
   前記出力端子と接地線との間に設けられた第１のＮ型ＭＯＳトランジスタと、
   前記出力端子と前記接地線との間に所定の電圧以上の電圧が印加されたか否かを検出する過電圧検出回路と、
   前記Ｐ型ＭＯＳトランジスタのゲートと前記出力端子との間に設けられる第１のスイッチと、
   前記第１のＮ型ＭＯＳトランジスタのゲートと前記接地線との間に設けられる第２のスイッチと、を備え、
   前記過電圧検出回路は、
   トリガ端子と、
   前記出力端子と前記接地線との間に前記所定の電圧以上の電圧が印加された場合に前記出力端子と前記接地線との間を導通にする過電圧スイッチと、
   前記過電圧スイッチの導通により決定される電位に基づいて前記トリガ端子の電位を決定する素子と、を備え、
   前記第１のスイッチは、前記トリガ端子の電位に応じて前記Ｐ型ＭＯＳトランジスタを介した前記電源線と前記出力端子との間を導通又は非導通の状態に切り替え、
   前記第２のスイッチは、前記トリガ端子の電位に応じて前記第１のＮ型ＭＯＳトランジスタを介した前記出力端子と前記接地線との間を導通又は非導通の状態に切り替える、
   半導体集積回路。
2. 前記過電圧スイッチは、ツェナーダイオードである、請求項１に記載の半導体集積回路。
3. 前記トリガ端子の電位を決定する素子は、ＭＯＳトランジスタと第１の抵抗素子とを含み、
   前記ＭＯＳトランジスタは、前記過電圧スイッチの導通により決定される電位に応じた電流を前記第１の抵抗素子に供給し、
   前記第１の抵抗素子は、前記ＭＯＳトランジスタから供給される前記電流に基づいて、前記トリガ端子の電位を決定する、
   請求項２に記載の半導体集積回路。
4. 前記出力端子と前記第１のＮ型ＭＯＳトランジスタとの間に設けられ、ゲートが前記電源線に接続された第２のＮ型ＭＯＳトランジスタをさらに備える、請求項１乃至３のいずれか一項に記載の半導体集積回路。
5. 前記Ｐ型ＭＯＳトランジスタのバルクとドレインとの間に形成される寄生ダイオードと、
   前記Ｐ型ＭＯＳトランジスタのバルクとソースとの間に設けられた第２の抵抗素子とをさらに備える、
   請求項１乃至４のいずれか一項に記載の半導体集積回路。
6. 前記第１のスイッチは、前記過電圧検出回路によって前記所定の電圧以上の電圧が印加されたことが検出された場合に、前記Ｐ型ＭＯＳトランジスタを介した前記電源端子と前記出力端子との間を導通に切り替え、
   前記第２のスイッチは、前記過電圧検出回路によって前記所定の電圧以上の電圧が印加されたことが検出された場合に、前記第１のＮ型ＭＯＳトランジスタを介した前記出力端子と前記接地線との間を導通に切り替える、
   請求項１乃至５のいずれか一項に記載の半導体集積回路。
7. 前記電源線と前記接地線との間に設けられ、前記トリガ端子の電位に従ってスイッチ動作する第３のＮ型ＭＯＳトランジスタと、を備え、
   前記第３のＮ型トランジスタは、前記電源線と前記接地線との間に電圧が印加されておらず、かつ、前記過電圧検出回路によって前記出力端子と前記接地線との間に前記所定の電圧以上の電圧が印加されたことが検出された場合に、前記電源線と前記接地線との間を導通させることによって、前記出力端子から、前記Ｐ型ＭＯＳトランジスタのバルクとドレインとの間に形成される寄生ダイオードと、前記Ｐ型ＭＯＳトランジスタのバルクとソースとの間に設けられた第２の抵抗素子と、前記電源線及び前記第３のＮ型ＭＯＳトランジスタを介して、前記接地線に至る電流経路を形成する、
   請求項５に記載の半導体集積回路。
8. 前記Ｐ型ＭＯＳトランジスタのバルクとドレインとの間に形成される寄生ダイオード、前記Ｐ型ＭＯＳトランジスタのバルクとソースとの間に設けられた第２の抵抗素子、及び前記第３のＮ型ＭＯＳトランジスタは、前記出力端子と前記接地線との間に印加される電圧を分圧し、該分圧した電圧を前記電源線と前記接地線との間に与える分圧回路を構成する、請求項７に記載の半導体集積回路。