JPH01298949A - サージ電圧抑制回路 - Google Patents
サージ電圧抑制回路Info
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- JPH01298949A JPH01298949A JP12732788A JP12732788A JPH01298949A JP H01298949 A JPH01298949 A JP H01298949A JP 12732788 A JP12732788 A JP 12732788A JP 12732788 A JP12732788 A JP 12732788A JP H01298949 A JPH01298949 A JP H01298949A
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- 230000001629 suppression Effects 0.000 claims description 7
- 230000003111 delayed effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
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- 238000000034 method Methods 0.000 description 1
- 230000003014 reinforcing effect Effects 0.000 description 1
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- Power Conversion In General (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電力用のスイッチング素子を利用した半導体装
置に関し、特にＭＯＳＦＥＴやＩＧＢＴ（ＩｎｓｕＬａ
ｔｅｄ Ｇａｔｅ Ｂｌｐｏｔａｒ Ｔｒａｎｓｉｓｔ
ｏｒ）等のスイッチング素子を駆動するものにおいて、
その主回路に挿入されるインダクタンスによってスイッ
チング素子の両端に生じるサージ電圧を抑制するように
したサージ電圧抑制回路に関するものである。
置に関し、特にＭＯＳＦＥＴやＩＧＢＴ（ＩｎｓｕＬａ
ｔｅｄ Ｇａｔｅ Ｂｌｐｏｔａｒ Ｔｒａｎｓｉｓｔ
ｏｒ）等のスイッチング素子を駆動するものにおいて、
その主回路に挿入されるインダクタンスによってスイッ
チング素子の両端に生じるサージ電圧を抑制するように
したサージ電圧抑制回路に関するものである。
第７図は、従来のドレイン・ソース間ターンオフサージ
電圧抑制方法を説明するための回路図である。同図にお
いて、４は主回路をオン、オフ駆動するスイッチング素
子としてのｎチャネルＭＯ８ＦＥＴ、５はソース端子、
８はゲート端子、９はドレイン端子でア夛、ゲート端子
８にはゲート抵抗７が接続されている。また、ドレイン
端子９とソース端子５には、ダイオード１６１．抵抗１
６２及びコンデンサ１６３からなるスナバ回路１６が接
続されている。
電圧抑制方法を説明するための回路図である。同図にお
いて、４は主回路をオン、オフ駆動するスイッチング素
子としてのｎチャネルＭＯ８ＦＥＴ、５はソース端子、
８はゲート端子、９はドレイン端子でア夛、ゲート端子
８にはゲート抵抗７が接続されている。また、ドレイン
端子９とソース端子５には、ダイオード１６１．抵抗１
６２及びコンデンサ１６３からなるスナバ回路１６が接
続されている。
一般に、スイッチング素子がターンオフすると、出力回
路の負荷となるインダクタンスＬによシ、その両端には
、順方向電流による。 ■＝−ｌ （ｄｉ／ａｔ）の電
圧つまシサージ電圧が生じるが、スイッチング素子の出
力端子には耐電圧があシ、このす−ジ電圧を耐電圧以下
にしなければならない。このためには、インダクタンス
と同時Ｋ 、 ｄ ｉ ／ｄｔも小さくしなくてはなら
表い。
路の負荷となるインダクタンスＬによシ、その両端には
、順方向電流による。 ■＝−ｌ （ｄｉ／ａｔ）の電
圧つまシサージ電圧が生じるが、スイッチング素子の出
力端子には耐電圧があシ、このす−ジ電圧を耐電圧以下
にしなければならない。このためには、インダクタンス
と同時Ｋ 、 ｄ ｉ ／ｄｔも小さくしなくてはなら
表い。
ところで、ＭＯＳＦＥＴ −？ ＩＧＢＴ等の半導体ス
イッチング素子のように、ターンオフ下降時間の出力電
流依存性が小さい場合、大きな出力電流をターンオフす
ると、大きなｄＩ／ｄｔとなる。このため、大電流、特
に短絡電流を通常どうシターンオフさせると、通常動作
時よシも大きなドレイン・ソース間ターンオフサージ電
圧が発生する。このサージ電圧を減少させるためには、
ゲート抵抗を大きくする等、駆動回路の定数を変更して
ターンオフ速度を遅くする、スナバの能力を上げる等の
対策を行なう必要があった。
イッチング素子のように、ターンオフ下降時間の出力電
流依存性が小さい場合、大きな出力電流をターンオフす
ると、大きなｄＩ／ｄｔとなる。このため、大電流、特
に短絡電流を通常どうシターンオフさせると、通常動作
時よシも大きなドレイン・ソース間ターンオフサージ電
圧が発生する。このサージ電圧を減少させるためには、
ゲート抵抗を大きくする等、駆動回路の定数を変更して
ターンオフ速度を遅くする、スナバの能力を上げる等の
対策を行なう必要があった。
しかし、駆動回路の定数を変更して、ターンオフ速度を
遅くした場合、通常動作において次のオンパルスまでの
待ち時間であるデッドタイムが長くなシ、またターンオ
フ損失が増加するため、スイッチング素子の許容損失に
よる限界から、繰シ返し周波数を上けられず、スイッチ
ング周波数が頭打ちになる。また、スナバ回路は、その
回路の構成部品であるダイオード１６１．抵抗１６２．
コンデンサ１６３及び配線材の周波数特性上の問題から
、特に高周波スイッチングでは実現困難である。また、
稀にしか起ら々い短絡動作のために行なうには、スナバ
回路の強化はコストがかかシ過ぎるという問題点があっ
た。
遅くした場合、通常動作において次のオンパルスまでの
待ち時間であるデッドタイムが長くなシ、またターンオ
フ損失が増加するため、スイッチング素子の許容損失に
よる限界から、繰シ返し周波数を上けられず、スイッチ
ング周波数が頭打ちになる。また、スナバ回路は、その
回路の構成部品であるダイオード１６１．抵抗１６２．
コンデンサ１６３及び配線材の周波数特性上の問題から
、特に高周波スイッチングでは実現困難である。また、
稀にしか起ら々い短絡動作のために行なうには、スナバ
回路の強化はコストがかかシ過ぎるという問題点があっ
た。
本発明はこのような点に鑑みてなされたものであシ、そ
の目的とするところは、サージ電圧が所定の値になるよ
うに、電流に対しターンオフ速度をコントロールするこ
とによシ、スナバレス化を図ると共に、短絡時のドレイ
ン・ソース間のターンオフサージ電圧を通常動作時レベ
ルまで抑制する回路を簡便に得ることにある。
の目的とするところは、サージ電圧が所定の値になるよ
うに、電流に対しターンオフ速度をコントロールするこ
とによシ、スナバレス化を図ると共に、短絡時のドレイ
ン・ソース間のターンオフサージ電圧を通常動作時レベ
ルまで抑制する回路を簡便に得ることにある。
このような目的を達成するために、本発明は、主回路を
オン、オフ駆動するスイッチング素子のソース側にイン
ダクタを直列に挿入し、このインダクタによって出力電
流のターンオフ時の” ／ａ ｔを電圧に変換すると共
に、その電圧をスイッチング素子のゲートに負帰還する
ことによシ、出力電流量等にょるｄｉ／ｄｔの増加を減
らして、ドレイン・ソース間ターンオフサージ電圧の増
加を抑制するようにしたものである。
オン、オフ駆動するスイッチング素子のソース側にイン
ダクタを直列に挿入し、このインダクタによって出力電
流のターンオフ時の” ／ａ ｔを電圧に変換すると共
に、その電圧をスイッチング素子のゲートに負帰還する
ことによシ、出力電流量等にょるｄｉ／ｄｔの増加を減
らして、ドレイン・ソース間ターンオフサージ電圧の増
加を抑制するようにしたものである。
本発明においては、主回路を構成するスイッチング素子
のソース側に挿入されたインダクタの両端には、主回路
のｄｌ／ｄｔに比例した電圧が発生するため、この発生
電圧をスイッチング素子のゲートに負帰還することによ
シ、大きなｄｌ／ｄｔが発生したときには、ターンオフ
速度を遅くシ、ｄ１／ｄｔを抑制する。また、前記イン
ダクタに対してダイオードを並列に接続し、このダイオ
ードの順方向の導通によって、そのインダクタに発生す
るターンオン時の負帰還電圧を短絡させることによシ、
ターンオン速度を制限しないようにする。
のソース側に挿入されたインダクタの両端には、主回路
のｄｌ／ｄｔに比例した電圧が発生するため、この発生
電圧をスイッチング素子のゲートに負帰還することによ
シ、大きなｄｌ／ｄｔが発生したときには、ターンオフ
速度を遅くシ、ｄ１／ｄｔを抑制する。また、前記イン
ダクタに対してダイオードを並列に接続し、このダイオ
ードの順方向の導通によって、そのインダクタに発生す
るターンオン時の負帰還電圧を短絡させることによシ、
ターンオン速度を制限しないようにする。
以下、本発明を図面に示す実施例に基づいて詳細に説明
する。
する。
第１図は本発明に係わるターンオフ時サージ電圧抑制回
路の一実施例を示す回路図である。この実施例では、第
１図に示すように、主回路をオン。
路の一実施例を示す回路図である。この実施例では、第
１図に示すように、主回路をオン。
オフ駆動するスイッチング素子としてのｎチャネルＭＯ
８ＦＥＴ ４のソース端子５にインダクタ１を直列に挿
入すると共に１該インダクタ１と並列にダイオード２を
接続し、このダイオード２のアノード端子３を前記イン
ダクタ１とＭＯＳ ＦＥＴ ４のソース端子５との接続
点に接続し、そのダイオード２のカソード端子６を新た
なソース端子として使用する構成となっている。なお、
第１図において、第７図と同一または相当部分は同一符
号を付しである。
８ＦＥＴ ４のソース端子５にインダクタ１を直列に挿
入すると共に１該インダクタ１と並列にダイオード２を
接続し、このダイオード２のアノード端子３を前記イン
ダクタ１とＭＯＳ ＦＥＴ ４のソース端子５との接続
点に接続し、そのダイオード２のカソード端子６を新た
なソース端子として使用する構成となっている。なお、
第１図において、第７図と同一または相当部分は同一符
号を付しである。
次に、第１図の回路の動作について説明する。
ここで、ｎチャネルＭＯ８ＦＥＴ４をターンオフさせる
ため、ゲート端子８にゲート抵抗７を介して零またはマ
イナス電圧を印加し、そのゲート・ソース間の入力容量
を放電する。すると、この放電が進むに従いＭＯＳ Ｆ
ＥＴ ４の出力電流は減少を始め、ｄｌ／ｄｔを生じる
。このｄｉ／ｄｔはインダクタ１によシミ圧に変換され
、ＭＯＳＦＥＴ４のソース端子５は、新たなソース端子
であるダイオード２のカソード端子６よシも低い電圧と
なる。このため、放電のための制御電圧は、新たなソー
ス端子であるダイオード２０カソード端子６とゲートと
の間にかかるが、ＭＯＳＦＥＴ４のゲート・ソース間電
圧は、インダクタ１の発生電圧分プラスとなる。これに
よシ、ＭＯＳ ＦＥＴ ４は、ゲートに加わるインダク
タ１のｄｌ／ｄｔＫ比例した電圧によって負帰還作用を
受けるため、その放電速度は減少し、ｄ１／ｄｔが一定
化される。その結果、ｄｌ／ｄｔの増加は抑制されるこ
とになる。
ため、ゲート端子８にゲート抵抗７を介して零またはマ
イナス電圧を印加し、そのゲート・ソース間の入力容量
を放電する。すると、この放電が進むに従いＭＯＳ Ｆ
ＥＴ ４の出力電流は減少を始め、ｄｌ／ｄｔを生じる
。このｄｉ／ｄｔはインダクタ１によシミ圧に変換され
、ＭＯＳＦＥＴ４のソース端子５は、新たなソース端子
であるダイオード２のカソード端子６よシも低い電圧と
なる。このため、放電のための制御電圧は、新たなソー
ス端子であるダイオード２０カソード端子６とゲートと
の間にかかるが、ＭＯＳＦＥＴ４のゲート・ソース間電
圧は、インダクタ１の発生電圧分プラスとなる。これに
よシ、ＭＯＳ ＦＥＴ ４は、ゲートに加わるインダク
タ１のｄｌ／ｄｔＫ比例した電圧によって負帰還作用を
受けるため、その放電速度は減少し、ｄ１／ｄｔが一定
化される。その結果、ｄｌ／ｄｔの増加は抑制されるこ
とになる。
逆に、ＭＯＳＦＥＴ４のターンオン時には、出力電流の
増加によるｄｉ／ｄｔによって、インダクタ１にはその
ターンオフ時と逆極性の電圧が生じるが、この電圧はダ
イオード２によって短絡し、負帰還として働かないよう
になっているので、ターンオン速度に何ら影響を与える
ことは々い。
増加によるｄｉ／ｄｔによって、インダクタ１にはその
ターンオフ時と逆極性の電圧が生じるが、この電圧はダ
イオード２によって短絡し、負帰還として働かないよう
になっているので、ターンオン速度に何ら影響を与える
ことは々い。
なお、上述の実施例ではｎチャネルＭＯＳ ＦＥＴを用
いた回路に適用した場合であったが、本発明の回路はこ
れに限らず、自己消弧型スイッチング素子全般に有効で
あシ、ｎチャネルＭＯＳ ＦＥＴ相肖。
いた回路に適用した場合であったが、本発明の回路はこ
れに限らず、自己消弧型スイッチング素子全般に有効で
あシ、ｎチャネルＭＯＳ ＦＥＴ相肖。
ｐチャネルＭＯＳ ＦＥＴ相当のいずれにも使用できる
。
。
すなわち、第２図はｐチャネルＭＯ８ＦＥＴＩＯを用い
九第１図相当の実施例であシ、第３図及び第４図はそれ
ぞれｎチャネル、ｐチャネルのＩＧＢＴｌｌ及び１２を
用いた実施例である。さらに、第５図及び第６図は、回
路動作の遅れ等によシ過大な負帰還電圧がかかシ、ゲー
ト耐圧を越えるのを防止するため、第１図及び第２図の
実施例構成のダイオード２に対し、ツェナーダイオード
１３を並列に接続した例である。このとき、ツェナーダ
イオード１３の順方向特性によっては、ダイオード２を
ツェナーダイオードに置き換えることも可能である。た
だし、第５図、第６図中、１４．１５はツェナーダイオ
ード１３のアノード、カソード端子である。
九第１図相当の実施例であシ、第３図及び第４図はそれ
ぞれｎチャネル、ｐチャネルのＩＧＢＴｌｌ及び１２を
用いた実施例である。さらに、第５図及び第６図は、回
路動作の遅れ等によシ過大な負帰還電圧がかかシ、ゲー
ト耐圧を越えるのを防止するため、第１図及び第２図の
実施例構成のダイオード２に対し、ツェナーダイオード
１３を並列に接続した例である。このとき、ツェナーダ
イオード１３の順方向特性によっては、ダイオード２を
ツェナーダイオードに置き換えることも可能である。た
だし、第５図、第６図中、１４．１５はツェナーダイオ
ード１３のアノード、カソード端子である。
以上説明したように本発明は、ＭＯＳＦＥＴ−？ ＩＧ
ＢＴ等のスイッチング素子のソース側にインダクタとダ
イオードを並列接続して負帰還回路を形成し、この負帰
還回路によって出力電流の”／ｄｔを抑制するととＫよ
り、スイッチング素子の出力端子にかかるターンオフ時
サージ電圧を抑制できる効果がある。また、サージ電圧
に見合うターンオフ速度となるように働くため、不必要
にターンオフ速度を遅くすることなく、サージ電圧を抑
制することができる効果がある。
ＢＴ等のスイッチング素子のソース側にインダクタとダ
イオードを並列接続して負帰還回路を形成し、この負帰
還回路によって出力電流の”／ｄｔを抑制するととＫよ
り、スイッチング素子の出力端子にかかるターンオフ時
サージ電圧を抑制できる効果がある。また、サージ電圧
に見合うターンオフ速度となるように働くため、不必要
にターンオフ速度を遅くすることなく、サージ電圧を抑
制することができる効果がある。
第１図は本発明に係わるターンオフ時サージ電圧抑制回
路の一実施例を示す回路図、第２図ないし第６図はそれ
ぞれ本発明の他の実施例を示す回路図、第７図は従来の
ターンオフ時サージ電圧抑制回路を示す回路図である。 １・・・・インダクタ、２・・・・ダイオード、３・・
・・ダイオードのアノード端子、４Φ・−・ｎチャネル
ＭＯ８ＦＥＴ、 ５・・・・ソース端子、６−・・・ダ
イオードのカソード端子、７＠−・・ゲート抵抗、８・
・・・ゲート端子、９・・・・ドレイン端子、１０ｅ１
１＠・ｐチャネルＭＯ８ＦＥＴｓ１１ｚ＊＊ｎチャネル
ＩＧＢＴ％ １２ ＊ ＠・・ｐチャネルＩＧＢＴ、１
３・・譬・ツェナーダイオード。
路の一実施例を示す回路図、第２図ないし第６図はそれ
ぞれ本発明の他の実施例を示す回路図、第７図は従来の
ターンオフ時サージ電圧抑制回路を示す回路図である。 １・・・・インダクタ、２・・・・ダイオード、３・・
・・ダイオードのアノード端子、４Φ・−・ｎチャネル
ＭＯ８ＦＥＴ、 ５・・・・ソース端子、６−・・・ダ
イオードのカソード端子、７＠−・・ゲート抵抗、８・
・・・ゲート端子、９・・・・ドレイン端子、１０ｅ１
１＠・ｐチャネルＭＯ８ＦＥＴｓ１１ｚ＊＊ｎチャネル
ＩＧＢＴ％ １２ ＊ ＠・・ｐチャネルＩＧＢＴ、１
３・・譬・ツェナーダイオード。
Claims (1)
- ＭＯＳＦＥＴ等のスイッチング素子の出力側に少なくと
もインダクタンスを有するものにおいて、前記スイッチ
ング素子のソース側にインダクタを直列に接続して、こ
のインダクタにて変換されるスイッチング素子のターン
オフ時のｄｉ／ｄｔに応じた電圧をそのスイッチング素
子のゲートに負帰還すると共に、前記インダクタに対し
て、該インダクタに発生する前記スイッチング素子のタ
ーンオン時に伴なう電圧を短絡させるようにダイオード
を並列に接続してなることを特徴とするサージ電圧抑制
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12732788A JPH01298949A (ja) | 1988-05-25 | 1988-05-25 | サージ電圧抑制回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12732788A JPH01298949A (ja) | 1988-05-25 | 1988-05-25 | サージ電圧抑制回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01298949A true JPH01298949A (ja) | 1989-12-01 |
Family
ID=14957189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12732788A Pending JPH01298949A (ja) | 1988-05-25 | 1988-05-25 | サージ電圧抑制回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01298949A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012222932A (ja) * | 2011-04-07 | 2012-11-12 | Mitsubishi Electric Corp | スイッチング装置、スイッチングモジュール |
| JP2016181777A (ja) * | 2015-03-24 | 2016-10-13 | 株式会社メガチップス | 半導体集積回路 |
| JP2021106484A (ja) * | 2019-12-27 | 2021-07-26 | 川崎重工業株式会社 | スイッチング回路 |
| WO2021206065A1 (ja) * | 2020-04-07 | 2021-10-14 | パナソニックＩｐマネジメント株式会社 | 制御回路及びスイッチ装置 |
-
1988
- 1988-05-25 JP JP12732788A patent/JPH01298949A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012222932A (ja) * | 2011-04-07 | 2012-11-12 | Mitsubishi Electric Corp | スイッチング装置、スイッチングモジュール |
| JP2016181777A (ja) * | 2015-03-24 | 2016-10-13 | 株式会社メガチップス | 半導体集積回路 |
| JP2021106484A (ja) * | 2019-12-27 | 2021-07-26 | 川崎重工業株式会社 | スイッチング回路 |
| WO2021206065A1 (ja) * | 2020-04-07 | 2021-10-14 | パナソニックＩｐマネジメント株式会社 | 制御回路及びスイッチ装置 |
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