JP2021106484A - スイッチング回路 - Google Patents
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Abstract
Description
図1は、本開示の実施の形態1に係るスイッチング回路1Aの概略構成を示す図である。本実施の形態におけるスイッチング回路1Aは、少なくとも1つのスイッチング素子2を備えている。スイッチング素子2は、一対の主端子(高電位側主端子T1および低電位側主端子T2)と、制御端子T3を備えている。
次に、本開示の実施の形態2について説明する。図4は、本開示の実施の形態2に係るスイッチング回路1Bの概略構成を示す図である。本実施の形態において実施の形態1と同様の構成については同じ符号を付し、説明を省略する。
次に、本開示の実施の形態3について説明する。図6は、本開示の実施の形態3に係るスイッチング回路1Cの概略構成を示す図である。本実施の形態において実施の形態2と同様の構成については同じ符号を付し、説明を省略する。
次に、本開示の実施の形態4について説明する。図7は、本開示の実施の形態4に係るスイッチング回路1Dの概略構成を示す図である。本実施の形態において実施の形態1と同様の構成については同じ符号を付し、説明を省略する。
次に、本開示の実施の形態5について説明する。図8は、本開示の実施の形態5に係るスイッチング回路1Eの概略構成を示す図である。本実施の形態において実施の形態4と同様の構成については同じ符号を付し、説明を省略する。
次に、本開示の実施の形態6について説明する。図9は、本開示の実施の形態6に係るスイッチング回路1Fの概略構成を示す図である。本実施の形態において実施の形態5と同様の構成については同じ符号を付し、説明を省略する。
図10は、実施の形態1の保護回路におけるサージ抑制動作のシミュレーション結果を示すグラフである。図10に示すグラフは、上から順に、寄生インダクタンスLpによって生じる誘導電圧VL、クランプ電流Icp、抵抗電圧VR、放電電流Idおよびスイッチ両端電圧Vaのオフ動作時における時間的変化を示すグラフである。
以上、本発明の実施の形態について説明したが、本発明は上記実施の形態に限定されるものではなく、その趣旨を逸脱しない範囲内で種々の改良、変更、修正が可能である。
2 スイッチング素子
3 駆動回路
4A〜4F サージ抑制回路(保護回路)
5 抵抗素子
6 ダイオード(第1ダイオード)
7 キャパシタ
8,8a,8b キャパシタ電圧設定回路
9 バイパス回路
10 ツェナーダイオード(第1ツェナーダイオード)
11 ダイオード(第2ダイオード)
12 ツェナーダイオード(第2ツェナーダイオード)
13 ツェナーダイオード(第3ツェナーダイオード)
T1 高電位側主端子(一対の主端子)
T2 低電位側主端子(一対の主端子)
T3 制御端子
T4 制御基準電位端子
T5 駆動信号出力端子
T6 駆動基準電位端子
W1 第1配線
W2 第2配線
W3 サージ抑制配線
Claims (11)
- 一対の主端子と、制御端子とを有するスイッチング素子と、
前記制御端子に駆動電圧を印加することにより前記スイッチング素子を駆動する駆動回路と、
前記一対の主端子間にサージ電圧が生じるのを抑制するサージ抑制回路と、を備え、
前記駆動回路は、駆動信号出力端子および駆動基準電位端子を有し、
前記駆動信号出力端子は、前記スイッチング素子の前記制御端子に接続され、
前記駆動基準電位端子は、前記スイッチング素子の低電位側主端子とは別に前記スイッチング素子の低電位側に設けられる制御基準電位端子に第1配線を介して接続され、
前記サージ抑制回路は、
前記第1配線上に設けられた抵抗素子と、
前記駆動基準電位端子と前記低電位側主端子とを接続する第2配線上に直列に設けられたダイオードおよびキャパシタと、
前記キャパシタに印加される電圧を設定するキャパシタ電圧設定回路と、を備え、
前記ダイオードは、カソードが前記駆動基準電位端子側に接続され、アノードが前記低電位側主端子側に接続され、
前記キャパシタ電圧設定回路は、前記キャパシタに印加される電圧を能動的、もしくは受動的に変更することで、前記サージ抑制回路に電流が流れるためのサージ抑制動作電圧を設定する、スイッチング回路。 - 前記サージ抑制回路は、前記低電位側主端子と前記制御基準電位端子との間において、前記第1配線および前記第2配線を含むサージ抑制配線に並列に接続されたバイパス回路を備え、
前記バイパス回路は、当該バイパス回路に電流が流れるためのバイパス回路動作電圧が、前記キャパシタ電圧設定回路により設定されるサージ抑制動作電圧の範囲内にあるように構成される、請求項1に記載のスイッチング回路。 - 一対の主端子と、制御端子とを有するスイッチング素子と、
前記制御端子に駆動電圧を印加することにより前記スイッチング素子を駆動する駆動回路と、
前記一対の主端子間にサージ電圧が生じるのを抑制するサージ抑制回路と、を備え、
前記駆動回路の駆動信号出力端子は、前記スイッチング素子の前記制御端子に接続され、
前記サージ抑制回路は、
前記制御端子と前記低電位側主端子とを接続するサージ抑制配線上に直列に設けられたダイオードおよびキャパシタと、
前記キャパシタに印加される電圧を設定するキャパシタ電圧設定回路と、を備え、
前記ダイオードは、カソードが前記制御端子側に接続され、アノードが前記低電位側主端子側に接続され、
前記キャパシタ電圧設定回路は、前記キャパシタに印加される電圧を能動的、もしくは受動的に変更することで、前記サージ抑制回路に電流が流れるためのサージ抑制動作電圧を設定する、スイッチング回路。 - 前記駆動回路の駆動基準電位端子は、前記スイッチング素子の低電位側主端子とは別に前記スイッチング素子の低電位側に設けられる制御基準電位端子に第1配線を介して接続され、
前記サージ抑制回路は、前記低電位側主端子と前記制御基準電位端子との間を接続する低電位側配線に並列に接続されたバイパス回路を備え、
前記バイパス回路は、当該バイパス回路に電流が流れるためのバイパス回路動作電圧が、前記キャパシタ電圧設定回路により設定されるサージ抑制動作電圧の範囲内にあるように構成される、請求項3に記載のスイッチング回路。 - 前記キャパシタ電圧設定回路は、前記キャパシタに印加される電圧が前記スイッチング素子のオン動作時に前記スイッチング素子のオフ動作時より高い所定の電圧となるように、前記キャパシタに印加される電圧を設定する、請求項1から4の何れかに記載のスイッチング回路。
- 前記キャパシタ電圧設定回路は、前記駆動回路が前記スイッチング素子をオン動作させるための前記駆動信号に基づいて、前記キャパシタに前記所定の電圧を印加するように構成されている、請求項1から5の何れかに記載のスイッチング回路。
- 前記キャパシタ電圧設定回路は、前記キャパシタに並列に接続されるツェナーダイオードを含み、
前記ツェナーダイオードは、カソードが前記キャパシタの低電位側主端子側に接続され、アノードが前記キャパシタの前記制御基準電位端子側に接続される、請求項1から5の何れかに記載のスイッチング回路。 - 前記キャパシタ電圧設定回路は、前記駆動回路が前記スイッチング素子をオン動作させる前記駆動信号を出力している間、前記低電位側主端子から前記駆動基準電位端子に流れる電流によって、前記サージ抑制動作電圧が前記バイパス回路動作電圧より大きい前記所定の電圧になるまで前記キャパシタを充電するように構成されている、請求項2または4に記載のスイッチング回路。
- 一対の主端子と、制御端子とを有するスイッチング素子と、
前記制御端子に駆動電圧を印加することにより前記スイッチング素子を駆動する駆動回路と、
前記一対の主端子間にサージ電圧が生じるのを抑制するサージ抑制回路と、を備え、
前記駆動回路は、駆動信号出力端子および駆動基準電位端子を有し、
前記駆動信号出力端子は、前記スイッチング素子の前記制御端子に接続され、
前記駆動基準電位端子は、前記スイッチング素子の低電位側主端子とは別に前記スイッチング素子の低電位側に設けられる制御基準電位端子に第1配線を介して接続され、
前記サージ抑制回路は、
前記第1配線上に設けられた抵抗素子と、
前記駆動基準電位端子と前記低電位側主端子とを接続する第2配線上に直列に設けられた第1ダイオードおよび第1ツェナーダイオードと、
前記低電位側主端子と前記制御基準電位端子との間において、前記第1配線および前記第2配線を含むサージ抑制配線に並列に接続されたバイパス回路と、を備え、
前記第1ダイオードは、カソードが前記駆動基準電位端子側に接続され、アノードが前記低電位側主端子側に接続され、
前記第1ツェナーダイオードは、カソードが前記低電位側主端子側に接続され、アノードが前記制御基準電位端子側に接続され、
前記バイパス回路は、当該バイパス回路に電流が流れるためのバイパス回路動作電圧が、前記サージ抑制配線上の前記抵抗素子、前記第1ダイオードおよび前記第1ツェナーダイオードに電流が流れるためのサージ抑制動作電圧より大きいように構成される、スイッチング回路。 - 一対の主端子と、制御端子とを有するスイッチング素子と、
前記制御端子に駆動電圧を印加することにより前記スイッチング素子を駆動する駆動回路と、
前記一対の主端子間にサージ電圧が生じるのを抑制するサージ抑制回路と、を備え、
前記駆動回路は、駆動信号出力端子および駆動基準電位端子を有し、
前記駆動信号出力端子は、前記スイッチング素子の前記制御端子に接続され、
前記駆動基準電位端子は、前記スイッチング素子の低電位側主端子とは別に前記スイッチング素子の低電位側に設けられる制御基準電位端子に第1配線を介して接続され、
前記サージ抑制回路は、
前記制御端子と前記低電位側主端子とを接続する第2配線上に直列に設けられた第1ダイオードおよび第1ツェナーダイオードと、
前記低電位側主端子と前記制御基準電位端子との間を接続する低電位側配線に並列に接続されたバイパス回路と、を備え、
前記第1ダイオードは、カソードが前記制御端子側に接続され、アノードが前記低電位側主端子側に接続され、
前記第1ツェナーダイオードは、カソードが前記低電位側主端子側に接続され、アノードが前記制御端子側に接続され、
前記バイパス回路は、当該バイパス回路に電流が流れるためのバイパス回路動作電圧が、前記第2配線上の前記第1ダイオードおよび前記第1ツェナーダイオードに電流が流れるためのサージ抑制動作電圧より大きいように構成される、スイッチング回路。 - 前記バイパス回路は、第2ダイオードおよび第2ツェナーダイオードが直列接続されるように構成されており、
前記第2ダイオードは、カソードが前記制御基準電位端子側に接続され、アノードが前記低電位側主端子側に接続され、
前記第2ツェナーダイオードは、カソードが前記低電位側主端子側に接続され、アノードが前記制御基準電位端子側に接続される、請求項9または10に記載のスイッチング回路。
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