JP4140608B2 - 過電流制限回路 - Google Patents

Description

本発明は、外部負荷の短絡等に起因して生じる過電流を制限する過電流制限回路に関し、特に過電流発生時の発熱による素子の損傷を防止すると共に１故障が発生しても確実に過電流の制限が可能な過電流制限回路に関する。

従来の外部負荷の短絡等に起因して生じる過電流を制限する過電流制限回路に関連する先行技術文献としては次のようなものがある。

特開平０５−１２２８３９号公報 特開平０５−２１１７１７号公報 特開平０６−２３２６４６号公報 特開平０８−１４９６８４号公報 特開２０００−０１３９９１号公報 特開２０００−０９２８２３号公報

図３はこのような従来の過電流制限回路の一例を示す構成回路図である。図３において１は外部電源、２は外部負荷、３はヒューズ、４は外部負荷２に流れる電流を検出する抵抗、５は過電流を制限するＦＥＴ（Feild Effect Transistor：電界効果型トランジスタ：以下、単にＦＥＴと呼ぶ。）、１００は過電流の制限電流を制御する出力制御信号である。また、３，４及び５は過電流制限回路５０を構成している。

外部電源１の一端はヒューズ３を介して抵抗４の一端に接続され、外部電源１の他端は外部負荷２の一端に接続される。抵抗４の他端はＦＥＴ５のソース端子に接続され、ＦＥＴ５のドレイン端子は外部負荷２の他端に接続される。また、ＦＥＴ５のゲート端子には出力制御信号１００が印加される。

ここで、図３に示す従来例の動作を図４を用いて説明する。図４は抵抗４における電圧降下と流れる電流の関係を示す特性曲線図である。図４中”ＣＨ０１”に示すように流れる電流の値に比例して抵抗４における電圧降下の値も増加して行く。

そして、図４中”ＣＨ０２”に示すように抵抗４における電圧降下の値が図４中”Ｖｔｈ”に示す閾値を超えると、流れる電流は図４中”Ｉｌｉｍｔ”のように制限される。

例えば、外部電源１の出力電圧値を”Ｖｃｃ”，外部制御信号１００の電圧値を”Ｖｃｔｒ”、ＦＥＴ５のカットオフ電圧を”ＶＧＳ”とした場合、
Ｖｔｈ＝Ｖｃｃ−（Ｖｒｅｆ＋ＶＧＳ） （１）
で求められる閾値を抵抗４における電圧降下の値が超過した場合に、流れる電流は図４中”Ｉｌｉｍｉｔ”のように制限される。

すなわち、外部負荷２の短絡等に起因して過電流が抵抗４に流れた場合、抵抗４における電圧降下によってＦＥＴ５を”ＯＮ”させるためのカットオフ電圧”ＶＧＳ”を維持できなくなってＦＥＴ５は”ＯＦＦ”になり、過電流制御回路５０は、図４中”Ｉｌｉｍｉｔ”の電流値以上の電流が流れないように制御することが可能になる。

しかし、図３に示す従来例では、過電流発生によって流れる電流を制限した場合であっても、図４中”Ｉｌｉｍｉｔ”に示すような電流が常時流れているので、図４中”Ｉｌｉｍｉｔ”に示す制限電流の値によっては発熱によりＦＥＴ５等の素子を損傷してしまう危険性があると言った問題点があった。

また、出力制御信号１００の電圧値の異常やＦＥＴ５の動作不良等の不具合が発生した場合には過電流の制限が確実に動作しなくなってしまうと言った問題点があった。特に、過電流制限回路５０がプロセス制御機器に適用されていた場合には、１故障によって過電流の制限が出来なくなってしまうことはプロセス制御機器の信頼性が低下して重要な問題となってしまう。
従って本発明が解決しようとする課題は、過電流発生時の発熱による素子の損傷を防止すると共に１故障が発生しても確実に過電流の制限が可能な過電流制限回路を実現することにある。

このような課題を達成するために、本発明のうち請求項１記載の発明は、
過電流を制限する過電流制限回路において、
外部電源の出力電圧が一端にそれぞれ接続される第１及び第２の抵抗と、前記第２の抵抗の他端に接続される第３の抵抗と、前記第１の抵抗の他端がソース端子に接続され、ドレイン端子が外部負荷に接続され、前記第２及び前記第３の抵抗の接続点がゲート端子に接続される電界効果トランジスタと、前記第１の抵抗の他端が接続され前記第１の抵抗における電圧降下をディジタル信号に変換するＡ／Ｄ変換回路と、このＡ／Ｄ変換回路の出力を取り込み予め設定されている過電流検出のための閾値とを比較し、比較結果によって過電流が流れていると判断した場合には前記電圧効果トランジスタをオフにする信号を出力する制御回路とから構成される第１の電流制限手段と、ラッチ回路と、前記第１の抵抗の他端が接続され前記第１の抵抗における電圧降下を予め設定されている過電流検出のための閾値とを比較し、比較結果によって過電流が流れていると判断した場合には前記ラッチ回路から前記電圧効果トランジスタをオフにする信号を出力させるレベル比較回路とから構成される第２の電流制限手段と、これらファームウェアで動作する第１の電流制限手段及びハードウェアのみで動作する第２の電流制限手段の何れかが前記電圧効果トランジスタをオフにする信号を出力した場合に前記第３の抵抗の他端をハイインピーダンスにする論理回路とを備えたことにより、発熱による素子の損傷を防止することが可能になり、１故障が発生しても確実に過電流を制限することが可能になる。

請求項２記載の発明は、
請求項１記載の発明である過電流制限回路において、
前記制御回路が、
定周期、或いは、任意のタイミングで前記ラッチ回路の状態をクリアすることにより、その後過電流が検出されなければ正常状態に復帰し、もし、過電流が継続して検出されれば再び電流を”ＯＦＦ”にする動作を繰り返すことになる。

請求項３記載の発明は、
請求項１若しくは請求項２記載の発明である過電流制限回路において、
前記外部負荷に電流を供給するソース型の回路構成であることにより、発熱による素子の損傷を防止することが可能になる。

請求項４記載の発明は、
請求項１若しくは請求項２記載の発明である過電流制限回路において、
前記外部負荷から流れ出す電流を取り込むシンク型の回路構成であることにより、発熱による素子の損傷を防止することが可能になる。

本発明によれば次のような効果がある。
請求項１，３及び請求項４の発明によれば、電流検出用の抵抗における電圧降下を監視して過電流が流れていると判断した場合に論理回路の出力をハイインピーダンスにすることで、ＦＥＴのゲート端子を外部電源の電圧値と同電位にして確実に”ＯＦＦ”にすることにより、制御信号を”Ｈｉｇｈ”に戻さない限り、或いは、ラッチ信号がクリアされない限りＦＥＴ等の素子に流れる電流は”０”になるので、発熱による素子の損傷を防止することが可能になる。

また、電流検出用の抵抗における電圧降下を監視する第１の電流制限手段と、第２の電流制限手段との２系統の電流制限手段を設けることにより、１故障が発生しても確実に過電流を制限することが可能になる。

また、請求項２の発明によれば、制御回路が、定周期、或いは任意のタイミングでラッチ回路の状態をクリアすることにより、その後過電流が検出されなければ正常状態に復帰し、もし、過電流が継続して検出されれば再び電流を”ＯＦＦ”にする動作を繰り返すことになる。

以下本発明を図面を用いて詳細に説明する。図１は本発明に係る過電流制限回路の一実施例を示す構成ブロック図である。

図１において１，２，３，４及び５は図３と同一符号を付してあり、６及び７は分圧用の抵抗、８は抵抗４で検出される電圧降下値のレベルを変換するレベル変換回路、９はアナログ信号をディジタル信号に変換するＡ／Ｄ変換回路、１０はノイズ成分を除去するＲＣフィルタ等のフィルタ回路、１１は抵抗４で検出される電圧降下値のレベルを閾値と比較するレベル比較回路、１２はレベル比較回路１１の出力をラッチして出力するラッチ回路、１３はＣＰＵ（Central Processing Unit）等のファームウェアにより制御動作を行う制御回路、１４は論理回路、１０１はラッチ回路１２の出力であるラッチ信号、１０２は制御回路からの制御信号、１０３は制御回路１３からのクリア信号である。

また、３，４，５，６，７，８，９，１０，１１，１２，１３及び１４は過電流制限回路５１を、８，９及び１３は制御手段１３に組み込まれたファームウェアで動作する第１の電流制限手段、１０，１１及び１２はハードウェアのみで動作する第２の電流制限手段をそれぞれ構成している。

外部電源１の一端はヒューズ３を介して抵抗４及び抵抗６の一端に接続され、外部電源１の他端は外部負荷２の一端に接続される。抵抗４の他端はＦＥＴ５のソース端子、レベル変換回路８及びフィルタ回路１０にそれぞれ接続され、ＦＥＴ５のドレイン端子は外部負荷２の他端に接続される。また、抵抗６の他端はＦＥＴ５のゲート端子及び抵抗７の一端にそれぞれ接続される。

レベル変換回路８の出力はＡ／Ｄ変換回路９に接続され、Ａ／Ｄ変換回路９の出力は制御回路１３に接続される。一方、フィルタ回路１０の出力はレベル比較回路１１に接続され、レベル比較回路１１の出力はラッチ回路１２に接続される。

ラッチ回路１２の出力であるラッチ信号１０１は制御回路１３及び論理回路１４の一方の入力端子にそれぞれ接続され、制御回路１３からの制御信号１０２は論理回路１４の他方の入力端子に接続される。最後に、制御回路１３からのクリア信号１０３がラッチ回路１２のクリア端子に接続され、論理回路１４の出力が抵抗７の他端に接続される。

ここで、図１に示す実施例の動作を図２を用いて説明する。図２は論理回路１４の動作を示す真理値表である。図２において、ラッチ信号１０１が”Ｌｏｗ”の場合は異常状態（過電流検出）、ラッチ信号１０１が”Ｈｉｇｈ”の場合は正常状態として定義される。また、制御信号１０２が”Ｌｏｗ”の場合はＦＥＴ５のＯＦＦ制御（過電流検出）、制御信号１０２が”Ｈｉｇｈ”の場合はＦＥＴ５のＯＮ制御を行うものと定義される。

すなわち、正常状態（言い換えれば、過電流が流れていない状態）では論理回路１４の出力は或る所定電圧値となり、分圧用の抵抗６及び抵抗７によって外部電源１の電圧値（例えば、Ｖｃｃ）と前記所定電圧値との電位差が分圧されてＦＥＴ５のゲート端子に印加される。

このとき、ＦＥＴ５のカットオフ電圧”ＶＧＳ”が十分確保されるように、分圧用の抵抗６及び抵抗７の抵抗値や前記所定電圧値を適宜選択すると共にラッチ信号１０１及び制御信号１０２をそれぞれ”Ｈｉｇｈ”にしておくことにより図２示す真理値表から論理回路１４が前記所定電圧値を出力し、ＦＥＴ５が”ＯＮ”になって外部負荷２に対して外部電源１からの電流が供給される。

一方、前記第１の電流制限手段では、外部負荷２に流れる電流で抵抗４に生じた電圧降下はレベル変換回路８で後段のＡ／Ｄ変換回路９の入力レベルに適合した値に変換され、Ａ／Ｄ変換回路９は入力されるアナログ信号をディジタル信号に変換されて制御回路１３に供給される。

そして、制御回路１３はＡ／Ｄ変換回路９からのディジタル信号（具体的には、抵抗４における電圧降下の値）と予め設定されている過電流検出のための閾値とを比較し、もし、制御回路１３は比較結果によって過電流が流れていると判断した場合には制御信号１０２を”Ｌｏｗ（ＦＥＴ５をＯＦＦにする信号）”にする。

この場合、図２に示す真理値表（１行目及び３行目）から分かるように、論理回路１４の出力は”ＯＮ（前記所定電圧値）”から”ハイインピーダンス状態”に遷移する。

論理回路１４の出力が"ハイインピーダンス状態”になるとＦＥＴ５のゲート端子は外部電源の電圧値（例えば、Ｖｃｃ）と同電位となってしまい、カットオフ電圧”ＶＧＳ”を維持することが不可能になり”ＯＦＦ”になる。

このとき、ＦＥＴ５は制御回路１３が制御信号１０２を”Ｈｉｇｈ”に戻さない限り”ＯＦＦ”が継続、言い換えれば、ＦＥＴ５等の素子に流れる電流は”０”になるので、発熱による素子の損傷を防止することが可能になる。

他方、前記第２の電流制限手段では、外部負荷２に流れる電流で抵抗４に生じた電圧降下はフィルタ回路１０でノイズ成分等を除去され、後段のレベル比較回路１１に供給される。レベル比較回路１１はフィルタ回路１０からの信号（具体的には、抵抗４における電圧降下の値）と予め設定されている過電流検出のための閾値とを比較し、もし、レベル比較回路１１は比較結果によって過電流が流れていると判断した場合にはラッチ回路１２の出力であるラッチ信号１０１を”Ｌｏｗ（ＦＥＴ５をＯＦＦにする信号）”にさせる。

この場合、図２に示す真理値表（１行目及び２行目）から分かるように、論理回路１４の出力は”ＯＮ（前記所定電圧値）”から”ハイインピーダンス状態”に遷移する。

論理回路１４の出力が"ハイインピーダンス状態”になるとＦＥＴ５のゲート端子は外部電源の電圧値（例えば、Ｖｃｃ）と同電位となってしまい、カットオフ電圧”ＶＧＳ”を維持することが不可能になり”ＯＦＦ”になる。

このとき、ＦＥＴ５はラッチ回路１２のラッチ信号１０１がクリアされない限り”ＯＦＦ”が継続、言い換えれば、ＦＥＴ５等の素子に流れる電流は”０”になるので、発熱による素子の損傷を防止することが可能になる。

また、制御回路１３は、ラッチ回路１２の出力であるラッチ信号１０１の状態を監視して”Ｌｏｗ”であると判断した場合には、自らの制御信号１０２を”Ｌｏｗ”するように動作する。

また、制御回路１３は上位ホスト（図示せず。）からの命令によってラッチ回路１２の状態をクリア（言い換えれば、”Ｈｉｇｈ”に戻す。）することが可能である。

この結果、電流検出用の抵抗４における電圧降下を監視して過電流が流れていると判断した場合にラッチ信号または制御信号を”Ｌｏｗ”にすることで、ＦＥＴ５のゲート端子を外部電源の電圧値（例えば、Ｖｃｃ）と同電位にして確実に”ＯＦＦ”にすることにより、ＦＥＴ５等の素子に流れる電流は”０”になるので、発熱による素子の損傷を防止することが可能になる。

また、電流検出用の抵抗４における電圧降下を監視する第１の電流制限手段と、第２の電流制限手段との２系統の電流制限手段を設けることにより、１故障が発生しても確実に過電流を制限することが可能になる。

なお、図１に示す実施例では説明の簡単のために、第１の電流制限手段の構成要素としてレベル変換回路８を例示しているが、レベル変換回路８は必須の構成要素ではない、同様に、第２の電流制限手段の構成要素として例示したフィルタ回路１０もまた必須の構成要素ではない。

また、図１に示す実施例ではＦＥＴ５から外部負荷２に電流を供給するソース型の回路構成を例示しているが、勿論、外部負荷２から流れ出す電流を取り込むシンク型の回路構成にすることも容易である。

また、図１に示す実施例では過電流を検出した場合に、説明の簡単のために、例えば、第１及び第２の電流制限手段が”Ｌｏｗ（ＦＥＴ５をＯＦＦにする信号）”を出力している旨例示しているが、勿論、ＦＥＴ５をＯＦＦにする信号として”Ｈｉｇｈ”として定義して過電流を検出した場合に、第１及び第２の電流制限手段が”Ｈｉｇｈ（ＦＥＴ５をＯＦＦにする信号）”を出力しても構わない。

また、図１に示す実施例では過電流を検出するとＦＥＴ５のゲート端子を外部電源の電圧値（例えば、Ｖｃｃ）と同電位にして確実に”ＯＦＦ”にして状態を維持しているが、制御回路１３が、定周期、或いは、任意のタイミングでラッチ回路１２の状態をクリアすることも可能である。

この場合には、その後過電流が検出されなければ正常状態に復帰し、もし、過電流が継続して検出されれば再び電流を”ＯＦＦ”にする動作を繰り返すことになる。

また、ヒューズ３と電流検出用の抵抗４との間に別途スイッチ回路を備え、ラッチ信号１０１若しくは制御信号１０２によって当該スイッチ回路の”ＯＮ／ＯＦＦ”を制御することにより、さらに確実に過電流の制限が可能になる。また、この場合には、１故障によってＯＮ固着となる不具合も防止することができる。

複数出力を有するモジュールを構成する場合には、ラッチ回路１２を共通化することが可能であり、Ａ／Ｄ変換回路９に関してもマルチプレクサ等で時分割で電圧降下の値を監視することによりＡ／Ｄ変換回路を共通化することも可能である。

本発明に係る過電流制限回路の一実施例を示す構成ブロック図である。 論理回路の動作を示す真理値表である。 従来の過電流制限回路の一例を示す構成回路図である。 電圧降下と流れる電流の関係を示す特性曲線図である。

符号の説明

１ 外部電源
２ 外部負荷
３ ヒューズ
４，６，７ 抵抗
５ ＦＥＴ
８ レベル変換回路
９ Ａ／Ｄ変換回路
１０ フィルタ回路
１１ レベル比較回路
１２ ラッチ回路
１３ 制御回路
１４ 論理回路
５０，５１ 過電流制限回路
１００ 出力制御信号
１０１ ラッチ信号
１０２ 制御信号
１０３ クリア信号

Claims (4)

1. 過電流を制限する過電流制限回路において、
   外部電源の出力電圧が一端にそれぞれ接続される第１及び第２の抵抗と、
   前記第２の抵抗の他端に接続される第３の抵抗と、
   前記第１の抵抗の他端がソース端子に接続され、ドレイン端子が外部負荷に接続され、前記第２及び前記第３の抵抗の接続点がゲート端子に接続される電界効果トランジスタと、
   前記第１の抵抗の他端が接続され前記第１の抵抗における電圧降下をディジタル信号に変換するＡ／Ｄ変換回路と、このＡ／Ｄ変換回路の出力を取り込み予め設定されている過電流検出のための閾値とを比較し、比較結果によって過電流が流れていると判断した場合には前記電圧効果トランジスタをオフにする信号を出力する制御回路とから構成される第１の電流制限手段と、
   ラッチ回路と、前記第１の抵抗の他端が接続され前記第１の抵抗における電圧降下を予め設定されている過電流検出のための閾値とを比較し、比較結果によって過電流が流れていると判断した場合には前記ラッチ回路から前記電圧効果トランジスタをオフにする信号を出力させるレベル比較回路とから構成される第２の電流制限手段と、
   これらファームウェアで動作する第１の電流制限手段及びハードウェアのみで動作する第２の電流制限手段の何れかが前記電圧効果トランジスタをオフにする信号を出力した場合に前記第３の抵抗の他端をハイインピーダンスにする論理回路と
   を備えたことを特徴とする過電流制限回路。
2. 前記制御回路が、
   定周期、或いは、任意のタイミングで前記ラッチ回路の状態をクリアすることを特徴とする
   請求項１記載の過電流制限回路。
3. 前記外部負荷に電流を供給するソース型の回路構成であることを特徴とする
   請求項１若しくは請求項２のいずれかに記載の過電流制限回路。
4. 前記外部負荷から流れ出す電流を取り込むシンク型の回路構成であることを特徴とする
   請求項１若しくは請求項２のいずれかに記載の過電流制限回路。

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