JP3298804B2 - 電流出力回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】この発明は電流出力回路に係
り、たとえば調節計等において、ＳＳＲなどの半導体リ
レーからなる負荷を駆動したり、調節計の出力情報を他
の調節計に伝送する回路に関する。
り、たとえば調節計等において、ＳＳＲなどの半導体リ
レーからなる負荷を駆動したり、調節計の出力情報を他
の調節計に伝送する回路に関する。
【０００２】
【従来の技術】従来、この種の電流出力回路として例え
ば、制御装置の同一回路内に、第１の制御信号である出
力電流制御信号と、第２の制御信号である時間比例出力
制御信号を有し、出力端子を共用して、結線の付け替え
無しに電流出力と時間比例出力を可能にするものがあ
る。図４は従来の電流出力回路図である。すなわち符号
１は制御装置２の第１の制御出力端子で、出力電流制御
信号ＰＷＭを出力する。３はオペアンプで、この非反転
入力端は制御装置の第１の制御出力端子１に接続され、
この第１の制御出力端子１からの出力電流制御信号ＰＷ
Ｍを受ける。符号４は保護用の第１の抵抗で、その一端
はオペアンプ３の出力端に接続されている。符号５は第
１のＦＥＴで、ＮチャンネルＭＯＳＦＥＴにより構成さ
れている。その第１のＦＥＴ５のゲートは第１の抵抗４
の他端に接続されている。６は負荷で、たとえば調節計
において、ＳＳＲからなる半導体リレーや他の調節計な
どから構成される。この負荷６は電源の供給端子Ｖｃｃ
と第１のＦＥＴ５のドレイン間に接続されている。７は
第２の抵抗で、その一端は第１のＦＥＴのソースに、ま
たその他端は電源のグランドＧＮＤに接続されている。
また第２の抵抗７と第１のＦＥＴ５のソースとの接続点
ａがオペアンプ３の反転入力端に接続されている。８は
制御装置１の第２の制御出力端子で、時間比例制御信号
ＴＰを出力する。なお、この時間比例制御信号ＴＰは一
般に負論理で動作する。９は第２のＦＥＴで、この第２
のＦＥＴのゲートは制御装置の第２の制御出力端子８に
接続され、そのドレインは第１の抵抗４と第１のＦＥＴ
のゲート間に接続され、さらにそのソースはグランドＧ
ＮＤに接続される。１０はローパスフィルタで、第１の
制御出力端子１とオペアンプ３の非反転入力端間に接続
されている。このローパスフィルタ１０は出力電流制御
信号ＰＷＭからの電流出力値を平滑し、かつその出力電
流制御信号ＰＷＭをそのＯＮ時間に比例した電圧値に変
換する。
ば、制御装置の同一回路内に、第１の制御信号である出
力電流制御信号と、第２の制御信号である時間比例出力
制御信号を有し、出力端子を共用して、結線の付け替え
無しに電流出力と時間比例出力を可能にするものがあ
る。図４は従来の電流出力回路図である。すなわち符号
１は制御装置２の第１の制御出力端子で、出力電流制御
信号ＰＷＭを出力する。３はオペアンプで、この非反転
入力端は制御装置の第１の制御出力端子１に接続され、
この第１の制御出力端子１からの出力電流制御信号ＰＷ
Ｍを受ける。符号４は保護用の第１の抵抗で、その一端
はオペアンプ３の出力端に接続されている。符号５は第
１のＦＥＴで、ＮチャンネルＭＯＳＦＥＴにより構成さ
れている。その第１のＦＥＴ５のゲートは第１の抵抗４
の他端に接続されている。６は負荷で、たとえば調節計
において、ＳＳＲからなる半導体リレーや他の調節計な
どから構成される。この負荷６は電源の供給端子Ｖｃｃ
と第１のＦＥＴ５のドレイン間に接続されている。７は
第２の抵抗で、その一端は第１のＦＥＴのソースに、ま
たその他端は電源のグランドＧＮＤに接続されている。
また第２の抵抗７と第１のＦＥＴ５のソースとの接続点
ａがオペアンプ３の反転入力端に接続されている。８は
制御装置１の第２の制御出力端子で、時間比例制御信号
ＴＰを出力する。なお、この時間比例制御信号ＴＰは一
般に負論理で動作する。９は第２のＦＥＴで、この第２
のＦＥＴのゲートは制御装置の第２の制御出力端子８に
接続され、そのドレインは第１の抵抗４と第１のＦＥＴ
のゲート間に接続され、さらにそのソースはグランドＧ
ＮＤに接続される。１０はローパスフィルタで、第１の
制御出力端子１とオペアンプ３の非反転入力端間に接続
されている。このローパスフィルタ１０は出力電流制御
信号ＰＷＭからの電流出力値を平滑し、かつその出力電
流制御信号ＰＷＭをそのＯＮ時間に比例した電圧値に変
換する。
【０００３】図５は時間比例制御信号ＴＰの出力時の波
形図である。この波形図において、時間比例制御信号Ｔ
Ｐ信号が負荷６をＯＦＦするグランドレベルであるＶ１
の間すなわち時点ｔ１−ｔ３の間は、通常の電流出力回
路として動作する。図４において、出力電流制御信号Ｐ
ＷＭにより指定される電流出力値は、ローパスフィルタ
８を通過することで平滑化され、出力電流制御信号ＰＷ
ＭのＯＮ時間に比例した電圧値に変換され、この電圧信
号がオペアンプ３の非反転入力端子に入力される。ま
た、出力電流出力用である第２の抵抗７を流れる電流に
より発生する電圧、すなわち第１のＦＥＴ５のソースと
第２の抵抗７の間の電圧ａがオペアンプ３の反転入力端
子に入力されることにより、非反転入力端子の電圧と反
転入力端子の電圧が等しくなるようオペアンプ３の出力
端子の電圧が制御される。オペアンプ３の出力端子から
の出力は第１の抵抗４を介して、第１のＦＥＴ５のゲー
トに入る。また、第２のＦＥＴ９のドレインがグランド
ＧＮＤに接続され、第２のＦＥＴ９のゲートは時間比例
制御用信号端子である第２の制御出力端子８に接続され
ているので、時間比例制御信号ＴＰがＶ１である間は第
２のＦＥＴ９のソース、ドレイン間はＯＦＦ状態として
機能する。前記の結果、第１のＦＥＴ５のゲートにかか
る電圧ｂは、オペアンプ３の出力端子から出力される電
圧が第１の抵抗４を介して加えられることで、第１のＦ
ＥＴ５のドレイン、ソース間を流れる電流、すなわち負
荷６を流れる電流を制御する。よって、出力電流制御信
号ＰＷＭにより指定した電流出力値に合致した電流が負
荷６を流れる。
形図である。この波形図において、時間比例制御信号Ｔ
Ｐ信号が負荷６をＯＦＦするグランドレベルであるＶ１
の間すなわち時点ｔ１−ｔ３の間は、通常の電流出力回
路として動作する。図４において、出力電流制御信号Ｐ
ＷＭにより指定される電流出力値は、ローパスフィルタ
８を通過することで平滑化され、出力電流制御信号ＰＷ
ＭのＯＮ時間に比例した電圧値に変換され、この電圧信
号がオペアンプ３の非反転入力端子に入力される。ま
た、出力電流出力用である第２の抵抗７を流れる電流に
より発生する電圧、すなわち第１のＦＥＴ５のソースと
第２の抵抗７の間の電圧ａがオペアンプ３の反転入力端
子に入力されることにより、非反転入力端子の電圧と反
転入力端子の電圧が等しくなるようオペアンプ３の出力
端子の電圧が制御される。オペアンプ３の出力端子から
の出力は第１の抵抗４を介して、第１のＦＥＴ５のゲー
トに入る。また、第２のＦＥＴ９のドレインがグランド
ＧＮＤに接続され、第２のＦＥＴ９のゲートは時間比例
制御用信号端子である第２の制御出力端子８に接続され
ているので、時間比例制御信号ＴＰがＶ１である間は第
２のＦＥＴ９のソース、ドレイン間はＯＦＦ状態として
機能する。前記の結果、第１のＦＥＴ５のゲートにかか
る電圧ｂは、オペアンプ３の出力端子から出力される電
圧が第１の抵抗４を介して加えられることで、第１のＦ
ＥＴ５のドレイン、ソース間を流れる電流、すなわち負
荷６を流れる電流を制御する。よって、出力電流制御信
号ＰＷＭにより指定した電流出力値に合致した電流が負
荷６を流れる。
【０００４】図４に示す従来の回路においてこの回路を
時間比例出力として動作させた場合、制御出力ＯＦＦ時
のオペアンプ３は、この非反転入力端子に電流出力用の
出力電流値を、また反転入力端子には負荷を流れる電流
値であるグランドＧＮＤの電位を入力して動作する結
果、オペアンプ３の出力ｃが図５の時点ｔ０−ｔ１間に
見られるように、出力可能な最大出力電圧に貼り付く。
よって、この状態ではオペアンプ３の出力と第１のＦＥ
Ｔ５のゲートの間に入っている第２のＦＥＴ９がＯＮ状
態にあるため、第１のＦＥＴ５のゲートにグランドＧＮ
Ｄレベルの電位が印加され、制御出力がＯＦＦする。
次に時点ｔ１において、制御出力をＯＦＦからＯＮに切
り替えると、第２のＦＥＴ９がＯＦＦし、オペアンプ３
の非反転入力の値が反転入力の値と同じとなるまで、出
力可能な最大出力電圧に貼り付いていたオペアンプ３の
出力が負荷６に過大電流が流れるような電位で、第１の
ＦＥＴ５のゲートに入力される結果、設定された出力電
流以上の過大電流が第１のＦＥＴ５をおよび負荷６を流
れ、この負荷６を破壊する怖れがあった。
時間比例出力として動作させた場合、制御出力ＯＦＦ時
のオペアンプ３は、この非反転入力端子に電流出力用の
出力電流値を、また反転入力端子には負荷を流れる電流
値であるグランドＧＮＤの電位を入力して動作する結
果、オペアンプ３の出力ｃが図５の時点ｔ０−ｔ１間に
見られるように、出力可能な最大出力電圧に貼り付く。
よって、この状態ではオペアンプ３の出力と第１のＦＥ
Ｔ５のゲートの間に入っている第２のＦＥＴ９がＯＮ状
態にあるため、第１のＦＥＴ５のゲートにグランドＧＮ
Ｄレベルの電位が印加され、制御出力がＯＦＦする。
次に時点ｔ１において、制御出力をＯＦＦからＯＮに切
り替えると、第２のＦＥＴ９がＯＦＦし、オペアンプ３
の非反転入力の値が反転入力の値と同じとなるまで、出
力可能な最大出力電圧に貼り付いていたオペアンプ３の
出力が負荷６に過大電流が流れるような電位で、第１の
ＦＥＴ５のゲートに入力される結果、設定された出力電
流以上の過大電流が第１のＦＥＴ５をおよび負荷６を流
れ、この負荷６を破壊する怖れがあった。
【０００５】さらに、制御出力のＯＦＦからＯＮへの切
り替えでは、ＯＦＦ時にオペアンプ３の入力の電位差が
大きく出力が上限に貼り付いていた結果、オペアンプ３
の内部での発熱が定常状態とは異なった状態、たとえば
発熱が大きい状態となる。ところが、制御出力をＯＮに
切り替えることで、オペアンプ３の入力の電位差が無く
なるよう出力が変化するため、オペアンプ３の内部での
発熱が変化する。これより、制御出力がＯＦＦからＯＮ
となる発熱変化時点からオペアンプ３の内部が熱平衡状
態になるまでの間、オペアンプ３の出力が安定しないた
め、図５の時点ｔ１−ｔ２間に見られるように、制御出
力の切り替え後、出力電流が安定するまでに時間がかか
る場合があった。
り替えでは、ＯＦＦ時にオペアンプ３の入力の電位差が
大きく出力が上限に貼り付いていた結果、オペアンプ３
の内部での発熱が定常状態とは異なった状態、たとえば
発熱が大きい状態となる。ところが、制御出力をＯＮに
切り替えることで、オペアンプ３の入力の電位差が無く
なるよう出力が変化するため、オペアンプ３の内部での
発熱が変化する。これより、制御出力がＯＦＦからＯＮ
となる発熱変化時点からオペアンプ３の内部が熱平衡状
態になるまでの間、オペアンプ３の出力が安定しないた
め、図５の時点ｔ１−ｔ２間に見られるように、制御出
力の切り替え後、出力電流が安定するまでに時間がかか
る場合があった。
【０００６】
【発明が解決しようとする課題】上述のように、従来の
電流出力回路を時間比例出力として動作させた場合、制
御出力をＯＦＦからＯＮに切り替え後に、設定された出
力電流以上の過大電流が負荷を流れ、この負荷を破壊す
るおそれがあり、さらに、制御出力のＯＦＦからＯＮへ
の切り替え後、しばらくオペアンプ３の出力が安定しな
いため、出力電流も安定しないという課題があった。
電流出力回路を時間比例出力として動作させた場合、制
御出力をＯＦＦからＯＮに切り替え後に、設定された出
力電流以上の過大電流が負荷を流れ、この負荷を破壊す
るおそれがあり、さらに、制御出力のＯＦＦからＯＮへ
の切り替え後、しばらくオペアンプ３の出力が安定しな
いため、出力電流も安定しないという課題があった。
【０００７】この発明は、電流出力と時間比例出力を合
わせ持つ回路において時間比例出力として動作させた場
合に、制御出力をＯＦＦからＯＮに切り替えた後、負荷
に過大電流が流れなくすることと、出力電流が安定する
までの時間を短縮することを目的とするものである。
わせ持つ回路において時間比例出力として動作させた場
合に、制御出力をＯＦＦからＯＮに切り替えた後、負荷
に過大電流が流れなくすることと、出力電流が安定する
までの時間を短縮することを目的とするものである。
【０００８】
【課題を解決するための手段】請求項１記載の発明は、
出力電流制御信号を出力する第１の制御出力端子と、時
間比例出力の制御信号を得る第２の制御出力端子を有す
る制御装置と、第１の制御出力端子を非反転入力端に接
続したオペアンプと、このオペアンプの出力端に一端を
接続した第１の抵抗と、この第１の抵抗の他端にゲート
端子を接続した第１のＦＥＴと、この第１のＦＥＴのド
レインと電源の一方の端子間に接続した負荷と、一端を
第１のＦＥＴのソースとオペアンプの反転入力端に、か
つ他端を電源の他方の端子間にそれぞれ接続した第２の
抵抗と、制御装置の第２の制御出力端子にゲートを接続
するとともに、ドレインをオペアンプの非反転入力端
に、かつソースを電源のグランドに接続した第２のＦＥ
Ｔを備えている。
出力電流制御信号を出力する第１の制御出力端子と、時
間比例出力の制御信号を得る第２の制御出力端子を有す
る制御装置と、第１の制御出力端子を非反転入力端に接
続したオペアンプと、このオペアンプの出力端に一端を
接続した第１の抵抗と、この第１の抵抗の他端にゲート
端子を接続した第１のＦＥＴと、この第１のＦＥＴのド
レインと電源の一方の端子間に接続した負荷と、一端を
第１のＦＥＴのソースとオペアンプの反転入力端に、か
つ他端を電源の他方の端子間にそれぞれ接続した第２の
抵抗と、制御装置の第２の制御出力端子にゲートを接続
するとともに、ドレインをオペアンプの非反転入力端
に、かつソースを電源のグランドに接続した第２のＦＥ
Ｔを備えている。
【０００９】
実施の形態１．図１はこの発明の実施の一形態を示す回
路図である。以下図によってこの発明の実施の形態を説
明する。なお、従来の電流出力回路と重複する部分につ
いてはその説明を省略する。すなわち図４に示す構成と
異なる点は、第２のＦＥＴ９のゲートが制御装置２の第
２の制御出力端子８に接続され、そのドレインがオペア
ンプ３の非反転入力端に接続され、さらにそのソースは
グランドＧＮＤに接続されることである。
路図である。以下図によってこの発明の実施の形態を説
明する。なお、従来の電流出力回路と重複する部分につ
いてはその説明を省略する。すなわち図４に示す構成と
異なる点は、第２のＦＥＴ９のゲートが制御装置２の第
２の制御出力端子８に接続され、そのドレインがオペア
ンプ３の非反転入力端に接続され、さらにそのソースは
グランドＧＮＤに接続されることである。
【００１０】このように構成した電流出力回路におい
て、出力電流制御信号ＰＷＭにより指定される電流出力
値は、図１に示す回路と同様に、ローパスフィルタ１０
を通過することで平滑化され、さらに出力電流制御信号
ＰＷＭのＯＮ時間に比例した電圧値に変換され、この電
圧信号がオペアンプ３の非反転入力端子に入力される。
また、出力電流出力用である第２の抵抗７を流れる電流
により発生する電圧、すなわち第１のＦＥＴのソースと
第２の抵抗７の間の電圧ａがオペアンプ３の反転入力端
子に入力されることにより、非反転入力端子の電圧と反
転入力端子の電圧が等しくなるようオペアンプ３の出力
端子の電圧が制御される。オペアンプ３の出力端子から
の出力は第１の抵抗４を介して、第１のＦＥＴ５のゲー
トに入る。また、図４と同様に時間比例制御信号ＴＰ信
号がグランドレベルであるＶ１の間は、従来の電流出力
回路として動作する。すなわち図２の時点ｔ０−ｔ１間
における動作は図５に示すものとほぼ同一である。
て、出力電流制御信号ＰＷＭにより指定される電流出力
値は、図１に示す回路と同様に、ローパスフィルタ１０
を通過することで平滑化され、さらに出力電流制御信号
ＰＷＭのＯＮ時間に比例した電圧値に変換され、この電
圧信号がオペアンプ３の非反転入力端子に入力される。
また、出力電流出力用である第２の抵抗７を流れる電流
により発生する電圧、すなわち第１のＦＥＴのソースと
第２の抵抗７の間の電圧ａがオペアンプ３の反転入力端
子に入力されることにより、非反転入力端子の電圧と反
転入力端子の電圧が等しくなるようオペアンプ３の出力
端子の電圧が制御される。オペアンプ３の出力端子から
の出力は第１の抵抗４を介して、第１のＦＥＴ５のゲー
トに入る。また、図４と同様に時間比例制御信号ＴＰ信
号がグランドレベルであるＶ１の間は、従来の電流出力
回路として動作する。すなわち図２の時点ｔ０−ｔ１間
における動作は図５に示すものとほぼ同一である。
【００１１】ところが、図１に示す回路では、第２のＦ
ＥＴ９のドレインがオペアンプ３の非反転入力端に、か
つソースを電源のグランドＧＮＤに接続しているため、
時間比例制御信号ＴＰが第２のＦＥＴ９のゲートを制
御、すなわち図２の時点ｔ０−ｔ１で示すように、時間
比例制御信号ＴＰがＯＦＦの間、オペアンプ３の入力が
時間比例出力制御用の第２のＦＥＴ９にて制御すると、
時間比例制御信号ＴＰがＯＦＦの間でも、オペアンプ３
の出力はオペアンプの入力に合った出力（グランドＧＮ
Ｄ電位）で動作しており、その後、時間比例制御信号Ｔ
ＰをＯＦＦからＯＮに切り替えても、オペアンプ３の出
力はグランドＧＮＤ電位から徐々に指定された電流が流
れるよう出力電圧を上昇させるため、時点ｔ１−ｔ２間
に見られるように、出力電流制御用の第１のＦＥＴ５を
流れる負荷電流も徐々に上昇することとなり、時間比例
制御信号ＴＰがＯＦＦからＯＮに切り替わっても負荷６
には過大電流が流れない。また時間比例制御信号ＴＰが
ＯＦＦからＯＮへの切り替え後、ごく短時間で出力電流
が安定する。その理由はオペアンプの出力が最大出力電
圧に張り付いた状態とならないため、オペアンプ３内部
のチップ温度差は小さく、したがってごく短時間で出力
電流が安定するからである。
ＥＴ９のドレインがオペアンプ３の非反転入力端に、か
つソースを電源のグランドＧＮＤに接続しているため、
時間比例制御信号ＴＰが第２のＦＥＴ９のゲートを制
御、すなわち図２の時点ｔ０−ｔ１で示すように、時間
比例制御信号ＴＰがＯＦＦの間、オペアンプ３の入力が
時間比例出力制御用の第２のＦＥＴ９にて制御すると、
時間比例制御信号ＴＰがＯＦＦの間でも、オペアンプ３
の出力はオペアンプの入力に合った出力（グランドＧＮ
Ｄ電位）で動作しており、その後、時間比例制御信号Ｔ
ＰをＯＦＦからＯＮに切り替えても、オペアンプ３の出
力はグランドＧＮＤ電位から徐々に指定された電流が流
れるよう出力電圧を上昇させるため、時点ｔ１−ｔ２間
に見られるように、出力電流制御用の第１のＦＥＴ５を
流れる負荷電流も徐々に上昇することとなり、時間比例
制御信号ＴＰがＯＦＦからＯＮに切り替わっても負荷６
には過大電流が流れない。また時間比例制御信号ＴＰが
ＯＦＦからＯＮへの切り替え後、ごく短時間で出力電流
が安定する。その理由はオペアンプの出力が最大出力電
圧に張り付いた状態とならないため、オペアンプ３内部
のチップ温度差は小さく、したがってごく短時間で出力
電流が安定するからである。
【００１２】実施の形態２．また図３に示すものはフィ
ルター１０の出力端を第３の抵抗１１および第４の抵抗
１２からなる直列回路の一端に接続したもので、第３の
抵抗と第４の抵抗の接続点がオペアンプ３の非反転入力
端に接続されている。さらに第２のＦＥＴ９のドレイン
が第４の抵抗１２の一端すなわち第３の抵抗と第４の抵
抗の接続点に接続され、かつ第２のＦＥＴ９のソースは
第４の抵抗１２の他端に接続されている。このため第３
の抵抗１１および第４の抵抗１２からなる直列回路すな
わち分圧抵抗によってフィルター１０に流れる電流が制
限される。これによってフィルター１０は大電流から保
護される。
ルター１０の出力端を第３の抵抗１１および第４の抵抗
１２からなる直列回路の一端に接続したもので、第３の
抵抗と第４の抵抗の接続点がオペアンプ３の非反転入力
端に接続されている。さらに第２のＦＥＴ９のドレイン
が第４の抵抗１２の一端すなわち第３の抵抗と第４の抵
抗の接続点に接続され、かつ第２のＦＥＴ９のソースは
第４の抵抗１２の他端に接続されている。このため第３
の抵抗１１および第４の抵抗１２からなる直列回路すな
わち分圧抵抗によってフィルター１０に流れる電流が制
限される。これによってフィルター１０は大電流から保
護される。
【００１３】なお、第１のＦＥＴ５および第２のＦＥＴ
９をＮチャンネルＭＯＳＦＥＴにより構成したものにつ
いて説明したが、これら第１のＦＥＴ５および第２のＦ
ＥＴ９をＰチャンネルＦＥＴで構成することも可能であ
る。
９をＮチャンネルＭＯＳＦＥＴにより構成したものにつ
いて説明したが、これら第１のＦＥＴ５および第２のＦ
ＥＴ９をＰチャンネルＦＥＴで構成することも可能であ
る。
【００１４】
【発明の効果】請求項１記載の発明によれば、出力電流
制御信号を出力する第１の制御出力端子と、時間比例出
力の制御信号を得る第２の制御出力端子を有する制御装
置と、第１の制御出力端子を非反転入力端に接続したオ
ペアンプと、このオペアンプの出力端に一端を接続した
第１の抵抗と、この第１の抵抗の他端にゲート端子を接
続した第１のＦＥＴと、この第１のＦＥＴのドレインと
電源の一方の端子間に接続した負荷と、一端を第１のＦ
ＥＴのソースと上記オペアンプの反転入力端に、かつ他
端を電源の他方の端子間にそれぞれ接続した第２の抵抗
と、制御装置の第２の制御出力端子にゲートを接続する
とともに、ドレインをオペアンプの非反転入力端に、か
つソースを電源のグランドに接続した第２のＦＥＴを備
えているので、最終段のオペアンプの入力が時間比例出
力制御用の第２のＦＥＴにて制御され、時間比例出力制
御用信号がＯＦＦの間でも、最終段のオペアンプの出力
はオペアンプの入力に合った出力すなわちグランドＧＮ
Ｄの電位で動作し、この後、時間比例出力制御用信号を
ＯＦＦからＯＮに切り替えても、オペアンプの出力はグ
ランドＧＮＤの電位から徐々に指定された電流が流れよ
う出力電圧を上昇させ、これにより、出力電流制御用の
第１のＦＥＴを流れる負荷電流も徐々に上昇することと
なり、時間比例出力制御用信号がＯＦＦからＯＮに切り
替え時でも負荷を過大電流が流れることはないなどの効
果がある。
制御信号を出力する第１の制御出力端子と、時間比例出
力の制御信号を得る第２の制御出力端子を有する制御装
置と、第１の制御出力端子を非反転入力端に接続したオ
ペアンプと、このオペアンプの出力端に一端を接続した
第１の抵抗と、この第１の抵抗の他端にゲート端子を接
続した第１のＦＥＴと、この第１のＦＥＴのドレインと
電源の一方の端子間に接続した負荷と、一端を第１のＦ
ＥＴのソースと上記オペアンプの反転入力端に、かつ他
端を電源の他方の端子間にそれぞれ接続した第２の抵抗
と、制御装置の第２の制御出力端子にゲートを接続する
とともに、ドレインをオペアンプの非反転入力端に、か
つソースを電源のグランドに接続した第２のＦＥＴを備
えているので、最終段のオペアンプの入力が時間比例出
力制御用の第２のＦＥＴにて制御され、時間比例出力制
御用信号がＯＦＦの間でも、最終段のオペアンプの出力
はオペアンプの入力に合った出力すなわちグランドＧＮ
Ｄの電位で動作し、この後、時間比例出力制御用信号を
ＯＦＦからＯＮに切り替えても、オペアンプの出力はグ
ランドＧＮＤの電位から徐々に指定された電流が流れよ
う出力電圧を上昇させ、これにより、出力電流制御用の
第１のＦＥＴを流れる負荷電流も徐々に上昇することと
なり、時間比例出力制御用信号がＯＦＦからＯＮに切り
替え時でも負荷を過大電流が流れることはないなどの効
果がある。
【図１】この発明の電流出力回路における実施の一形態
を示す回路図である。
を示す回路図である。
【図２】図１の各部における波形図である。
【図３】この発明の電流出力回路における実施の一形態
を示す回路図である。
を示す回路図である。
【図４】従来の電流出力回路を示す回路図である。
【図５】図４の各部における波形図である。
１ 第１の制御出力端子 ２ 制御装置 ３ オペアンプ ４ 第１の抵抗 ５ 第１のＦＥＴ ６ 負荷 ７ 第２の抵抗 ８ 第２の制御出力端子 ９ 第２のＦＥＴ
フロントページの続き (56)参考文献 特開 平５−333950（ＪＰ，Ａ) 特開 昭55−95409（ＪＰ，Ａ) 特開 昭57−79719（ＪＰ，Ａ) 特開 平８−95603（ＪＰ，Ａ) 特開 昭56−155407（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03F 1/52 G05B 11/28 H03F 3/217 H03K 17/08 H03K 17/687
Claims (1)
- 【請求項１】 出力電流制御信号を出力する第１の制御
出力端子（１）と、時間比例出力の制御信号を得る第２
の制御出力端子（８）を有する制御装置（２）と、上記
第１の制御出力端子（１）を非反転入力端に接続したオ
ペアンプ（３）と、このオペアンプ（３）の出力端に一
端を接続した第１の抵抗（４）と、この第１の抵抗
（４）の他端にゲート端子を接続した第１のＦＥＴ
（５）と、この第１のＦＥＴ（５）のドレインと電源の
一方の端子間に接続した負荷（６）と、一端を上記第１
のＦＥＴ（５）のソースと上記オペアンプ（３）の反転
入力端に、かつ他端を上記電源の他方の端子間にそれぞ
れ接続した第２の抵抗（７）と、上記制御装置（２）の
第２の制御出力端子（８）にゲートを接続するととも
に、ドレインを上記オペアンプ（３）の非反転入力端
に、かつソースを上記電源のグランドに接続した第２の
ＦＥＴ（９）を備え、上記出力電流制御信号により上記
負荷（６）を流れる出力電流を制御し、かつ、上記時間
比例出力の制御信号により上記負荷（６）を流れる電流
のＯＮ／ＯＦＦを制御するように構成した電流出力回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11728397A JP3298804B2 (ja) | 1997-05-07 | 1997-05-07 | 電流出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11728397A JP3298804B2 (ja) | 1997-05-07 | 1997-05-07 | 電流出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10308635A JPH10308635A (ja) | 1998-11-17 |
| JP3298804B2 true JP3298804B2 (ja) | 2002-07-08 |
Family
ID=14707919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11728397A Expired - Fee Related JP3298804B2 (ja) | 1997-05-07 | 1997-05-07 | 電流出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3298804B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003163078A (ja) * | 2001-11-28 | 2003-06-06 | Hitachi Ltd | 表示装置 |
| JP6863571B2 (ja) * | 2016-12-20 | 2021-04-21 | Ｎｅｃプラットフォームズ株式会社 | 出力ドライバ回路 |
| JP7076055B2 (ja) | 2020-05-13 | 2022-05-26 | ヌヴォトンテクノロジージャパン株式会社 | 半導体装置 |
-
1997
- 1997-05-07 JP JP11728397A patent/JP3298804B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10308635A (ja) | 1998-11-17 |
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