CN101408587A - 半导体集成电路 - Google Patents

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Abstract

本发明提供一种在扫描测试时，能防止允许动作频率低的电路(例如模拟电路)的破坏的半导体集成电路。扫描测试模式信号为“1”时，第一AND电路(11)、第二AND电路(12)的输出信号固定在低电平，OR电路(13)的输出信号固定在高电平。因此，在扫描测试时，第四触发器(FF4)～第六触发器(FF6)的输出信号不传播到第一～第三模拟电路(21)～(23)。而在通常动作时，第四触发器(FF4)～第六触发器(FF6)的输出信号传播到第一～第三模拟电路(21)～(23)。

Description

半导体集成电路
技术领域
本发明涉及具有用于把测试变得容易的扫描测试功能的半导体集成电路。
背景技术
一般，在大规模集成电路(以下称作LSI)的出厂到市场时，进行基于LSI测试器的良否判定测试。这时使用的测试方案有必要在构成LSI的多个逻辑电路中发现尽可能多的故障处。
可是，伴随着LSI的大规模化，如果要测试全部的逻辑电路，测试矢量的量和测试时间变得庞大。因此，为了解决该问题，进行所谓的测试容易化设计(Design For Testability)。
测试容易化设计是在LSI的设计的阶段，固定LSI的测试方针，在LSI之中装入测试电路的设计方法。作为是否能容易地进行LSI的测试的基本的指标，具有可观测性(Observability)和可控性(Controllability)等概念。“可观测性良好的”电路是指关于电路内的某节点，容易从外部观测其逻辑值，“可控性良好的”电路是指通过来自外部的数据输入，容易设定电路内的某节点的逻辑值。电路的观测性和控制性越好，就越能生成有效的测试方案，结果，构成LSI的逻辑电路的故障检测率也提高。在提高了该观测性和可控性的测试电路当中作为其一有扫描测试电路。
扫描测试电路是与LSI的各逻辑电路对应，配置了触发器(flip flop)的电路，多个触发器连接为链状，形成移位寄存器，进行将投入到各触发器中的数据依次移位的移位动作、将各逻辑电路的输出投入到各触发器中的捕获动作。
即通过最初的移位动作，将各触发器的数据作为测试信号提供给各逻辑电路，接着，通过捕获动作，把各逻辑电路的输出数据投入到各触发器。然后，通过下一移位动作，将投入到各触发器中的输出数据从最终级的触发器按时间序列取得。然后，将如此取得的各逻辑电路的输出数据与其期待值进行比较，来判断各逻辑电路的良否。另外，专利文献1中记载了扫描测试电路。
[专利文献1]特开2001-59856号公报
然而，在混合搭载了数字电路和模拟电路的半导体集成电路中，也组装有上述的扫描测试电路。可是，在扫描测试时，移位寄存器的允许动作频率几乎都比模拟电路的允许动作频率更高。因此，在扫描测试时，如果高频率的触发器的输出信号向模拟电路传播，就会超过模拟电路的允许输入频率，有导致模拟电路破坏的危险性。
发明内容
本发明的半导体集成电路的特征在于，包括：第一电路；与所述第一电路对应而设置的多个触发器；在扫描测试时，将所述多个触发器连接为链状而形成移位寄存器的多个选择器；与扫描测试时的所述移位寄存器的允许动作频率相比，具有更低的允许动作频率的第二电路；和输入所述触发器的输出信号，在通常动作时能将所述触发器的输出信号向所述第二电路传播，并且在扫描测试时，将所述触发器的输出信号不能向所述第二电路传播地进行控制的选通电路。
根据本发明的半导体集成电路，在扫描测试时，不使触发器的输出信号向允许动作频率低的电路(例如模拟电路)传播，所以能防止这种电路的破坏。
附图说明
图1是表示本发明的实施例的半导体集成电路的结构的图。
图2是说明本实施例的半导体集成电路的动作的波形图。
图3是表示电平移位电路的结构的图。
符号的说明。
10-数字电路；11-第一AND电路；12-第二AND电路；13-OR电路；14-组合逻辑电路；20-模拟电路；21～23-第1～第3模拟电路；FF1～FF6-第1～第6触发器；SEL1～SEL6-第1～第6选择器；T1～T4-MOS晶体管。
具体实施方式
以下，参照附图，说明本发明的实施例的半导体集成电路。图1是表示半导体集成电路的结构的图。数字电路10和模拟电路20设置在相同的半导体芯片上。在数字电路10中设置有第1触发器FF1～第6触发器FF6的6个触发器，与各触发器对应，设置有第1选择器SEL1～第6选择器SEL6。
第1触发器FF1～第6触发器FF6是D型触发器(延迟触发器电路)，从时钟输入端子CLKIN输入的时钟CLK在各触发器的时钟端子共同输入。据此，第1触发器FF1～第6触发器FF6构成为按照时钟CLK的上升，投入数据，按照下一时钟CLK的上升，输出所投入的数据。在实际的半导体集成电路中，还设置有多个触发器，例如在晶体管数是2万个～3万个的半导体集成电路中，触发器的数量是300个～500个。
第1选择器SEL1～第6选择器SEL6具有输入端子0和输入端子1，按照对扫描允许信号输入端子ENBIN输入的扫描允许信号，控制选择状态。在本例子中，扫描允许信号是“1”时，选择输入端子1，在扫描允许信号是“0”时，选择输入端子0。
此外，组合逻辑电路14是成为扫描测试的对象的电路，构成为包含AND电路、NAND电路、反相电路等。
以下，说明各触发器、各选择器、组合逻辑电路14的连接关系。在第1选择器SEL1的输入端子0上连接有第1输入端子IN1，在输入端子1上连接有输入扫描测试信号的输入端子SCANIN。而且，第1选择器SEL1的输出信号向第1触发器FF1进行输入。第1触发器FF1的输出信号被施加到组合逻辑电路14和第2选择器SEL2的输入端子1。
此外，在第2选择器SEL2的输入端子0上连接有第2输入端子IN2，第2选择器SEL2的输出信号向第2触发器FF2进行输入。第2触发器FF2的输出信号被施加到组合逻辑电路14和第3选择器SEL3的输入端子1。
此外，同样在第3选择器SEL3的输入端子0上连接有第3输入端子IN3，第3选择器SEL3的输出信号向第3触发器FF3进行输入。第3触发器FF3的输出信号被施加到组合逻辑电路14和第4选择器SEL4的输入端子1。
此外，在第4选择器SEL4的输入端子0上施加组合逻辑电路14的第1输出信号，第4选择器SEL4的输出信号向第4触发器FF4进行输入。第4触发器FF4的输出信号被施加到第5选择器SEL5的输入端子1，并且向第一AND电路11(本发明的选通电路的一个例子)进行输入。
此外，在第5选择器SEL5的输入端子0上施加组合逻辑电路14的第2输出信号，第5选择器SEL5的输出信号向第5触发器FF5进行输入。第5触发器FF5的输出信号被施加到第6选择器SEL6的输入端子1，并且向第二AND电路12(本发明的选通电路的一个例子)进行输入。
此外，在第6选择器SEL6的输入端子0上施加组合逻辑电路14的第3输出信号，第6选择器SEL6的输出信号向第6触发器FF6进行输入。第6触发器FF6的输出信号从扫描信号输出端子SCANOUT输出，并且向OR电路13(本发明的选通电路的一个例子)进行输入。
在第一AND电路11和第二AND电路12上输入扫描测试模式信号的反相的信号，并向OR电路13输入扫描测试模式信号。扫描测试模式信号是表示扫描测试的有效/无效状态的信号，在本例子中，当扫描测试模式信号为“1”时，表示扫描测试是有效，即是扫描测试时，当扫描测试模式信号为“0”时，表示扫描测试是无效，即不是扫描测试时(半导体集成电路的通常动作时)。
第一AND电路11的输出信号向第1模拟电路21进行输入，第二AND电路12的输出信号向第2模拟电路22进行输入，OR电路13的输出信号向第3模拟电路23进行输入。而且，构成为第1模拟电路21的输出信号从第1输出端子OUT1输出，第2模拟电路22的输出信号从第2输出端子OUT2输出，第3模拟电路23的输出信号从第3输出端子OUT3输出。第1～第3模拟电路21～23的允许动作频率比包含由第1触发器FF1～第6触发器FF6形成的移位寄存器，数字电路10的允许动作频率更低。
扫描测试模式信号为“1”时，第一AND电路11、第二AND电路12的输出信号固定在低电平，OR电路13的输出信号固定在高电平。因此，在扫描测试时，第4触发器FF4～第6触发器FF6的输出信号不传播到第1～第3模拟电路21～23。而在通常动作时，第4触发器FF4～第6触发器FF6的输出信号传播到第1～第3模拟电路21～23。
下面，参照图2，说明上述的半导体集成电路的动作。图2表示第一AND电路11的输出信号(在图1的A点出现的信号)。现在，作为一个例子，数字电路10的允许动作频率为10MHz以上，第1～第3模拟电路21～23的允许动作频率为100KHz。
在通常动作时，扫描测试模式信号设定为“0”，扫描允许信号设定为“0”。如果这样，第1～第6选择器SEL1～SEL6就选择输入端子0，所以例如向第一输入端子IN1输入的输入信号通过第1选择器SEL1向第1触发器FF1投入。
然后，第1触发器FF1的输出信号向组合逻辑电路14进行输入。根据它，由组合逻辑电路14进行逻辑计算，其结果即第一输出信号通过第4选择器SEL4，投入到第4触发器FF4。然后，第4触发器FF4的输出信号通过第一AND电路11向第1模拟电路21进行输入。同样，第5触发器FF5的输出信号通过第二AND电路12向第2模拟电路22进行输入，第6触发器FF6的输出信号通过OR电路13向第3模拟电路23进行输入。这时，第一AND电路11的输出信号和第二AND电路12的输出信号和OR电路13的输出信号由数字电路10控制为100KHz以下进行输出，所以模拟电路20(第1～第3模拟电路21～23)正常工作。
接着，在扫描测试时，扫描测试模式信号设定为“1”，扫描允许信号设定为“1”。如果这样，第1～第6选择器SEL1～SEL6就选择输入端子1，所以第1～第6触发器FF1～FF6连接为链状，形成6级的移位寄存器。而且，从输入端子SCANIN输入的扫描测试信号与时钟CLK同步，由触发器输送，最后，从扫描信号输出端子SCANOUT输出。该移位动作以10MHz的高频率进行。
因此，如果使第4～第6触发器FF4～FF6的输出信号传播到第1～第3模拟电路21～23，则超过第1～第3模拟电路21～23的允许动作频率(允许输入频率)，所以有导致第1～第3模拟电路21～23的破坏的危险性。因此，根据本发明，设置第一AND电路11、第二AND电路12、OR电路13，在扫描测试时，固定了它们的输出信号，所以能防止第1～第3模拟电路21～23的破坏。
接着，如果扫描允许信号设定为“0”，第1～第6选择器SEL1～SEL6就选择输入端子0，所以第1～～第6触发器FF1～FF6从移位寄存器返回为各触发器。然后，第4～第6触发器FF4～FF6投入根据扫描测试信号进行计算后的结果即组合逻辑电路14的第1～第3输出信号(捕获动作)。
然后，如果再将扫描允许信号设定为“1”，第1～第6触发器FF1～FF6就形成移位寄存器，传送由第1～第6触发器FF1～FF6投入的数据，从扫描信号输出端子SCANOUT按时间序列进行输出。在该移位动作时，第一AND电路11、第二AND电路12、OR电路13的输出信号也被固定，所以能防止第1～第3模拟电路21～23的破坏。然后，通过将从扫描信号输出端子SCANOUT输出的数据与期待值进行比较，进行组合逻辑电路14的良否判定。
第1～第3模拟电路21～23的例子是变换输入信号的电平的电平移位电路。图3中表示构成所述第1模拟电路21的电平移动电路的结构。在接地的N沟道类型的MOS晶体管T1、T2的栅极分别施加有输入电压Vin、将该输入电压Vin由反相器INV进行反相后的电压。这里，输入电压Vin与第一AND电路11、第二AND电路12、OR电路13的输出信号的电压对应。
此外，设置了栅极和漏极交叉连接的P沟道类型的MOS晶体管T3、T4，并在它们的源极施加了电源电压Vcc(5V)。T3和T1串联，T4和T2串联。而且，从T3的漏极取出输出端子OUT1。根据该电平移位电路，能将输入信号的电平0～3V变换为0～5V，但是该允许动作频率是100KHz左右。若输入电压Vin的变化超过允许动作频率，则在T3、T1或T4、T2，贯通电流从电源电压Vcc流向接地，存在晶体管破坏的危险性。
另外，本发明并不限于所述实施例，不言而喻，在不脱离其宗旨的范围内可进行变更。例如，在实施例中，作为本发明的“与移位寄存器的允许动作频率相比，具有更低的允许动作频率的第二电路”的一个例子，列举了第1～第3模拟电路21～23，但是并不限于此，只要具有相对低的允许动作频率，也可以是数字电路。因为这时也有破坏的危险性。
此外，作为本发明的“选通电路”的例子，列举了第一AND电路11、第二AND电路12、OR电路13，但是并不限于此，只要是在扫描测试时，能将触发器的输出信号不向第二电路传播地进行控制的电路也可以是其它的电路。

Claims (5)

1.一种半导体集成电路，其特征在于，包括：
第一电路；
与所述第一电路对应而设置的多个触发器；
在扫描测试时，将所述多个触发器连接为链状而形成移位寄存器的多个选择器；
与扫描测试时的所述移位寄存器的允许动作频率相比，具有更低的允许动作频率的第二电路；和
输入所述触发器的输出信号，在通常动作时能将所述触发器的输出信号向所述第二电路传播，并且在扫描测试时，将所述触发器的输出信号不能向所述第二电路传播地进行控制的选通电路。
2.根据权利要求1所述的半导体集成电路，其特征在于，
所述选通电路在扫描测试时将其输出信号固定为恒定电平。
3.根据权利要求1或2所述的半导体集成电路，其特征在于，
所述第一电路是数字电路，所述第二电路是模拟电路。
4.根据权利要求1～3中的任意一项所述的半导体集成电路，其特征在于，
所述第二电路是电平移位电路。
5.根据权利要求1～4中的任意一项所述的半导体集成电路，其特征在于，
所述第一电路是组合逻辑电路。
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