JP6903843B2

JP6903843B2 - ノード

Info

Publication number: JP6903843B2
Application number: JP2017026417A
Authority: JP
Inventors: 中島　大輔; 大輔中島; 慎哉河野
Original assignee: Toshiba IT and Control Systems Corp
Current assignee: Toshiba IT and Control Systems Corp
Priority date: 2017-01-30
Filing date: 2017-01-30
Publication date: 2021-07-14
Anticipated expiration: 2037-01-30
Also published as: JP2018125828A

Description

本発明は、ノードに係り、特に緊急電文の送受信に係るノードに関する。

従来より複数のノード間で情報通信するためにはイーサネット（登録商標）通信方式が用いられている（例えば特許文献１参照。）。

イーサネット（登録商標）通信方式では、データ通信を確実に行うためＦＩＦＯ（Ｆｉｒｓｔ−ＩｎＬａｓｔ−Ｏｕｔ）方式で先に入ってきたデータを順番通りに取り出してデータ送信している。

イーサネット（登録商標）通信方式は、インターネット接続に利用され一般家庭に様々な情報を提供している。また、産業分野においても工場やビル施設等に設置されるモーターやセンサー機器類と接続される複数の監視制御装置（ノード）間のデータ通信等にも用いられている。

ここで図３を参照して従来の送信回路について説明する。ドライバ／レシーバ（ＰＨＹ）１（回線変換部）は、デジタルデータを伝送ライン２へ送信できる信号へ変換し、または伝送ライン２から受信した信号をデジタルデータへ変換する。送受信ＬＳＩ（ＭＡＣ）３（送受信制御部）は、ＣＰＵ４が送受信メモリ５に書いた送信データを伝送フレームフォーマットに沿ったデジタルデータに変換し、複数の送信データを送信できるように、送信データをキューイングしておく。送受信メモリ５は、送信するデータを格納するメモリである。

従来の送信回路の動作を説明する。ＣＰＵ４はまず送受信メモリ５に送信データを書き込む。この時プロトコルとして必要なヘッダデータ等のデータも付加する。複数の送信データが有る場合、送信データをキューイングしておく。送信データを書き込んだ後、ＣＰＵ４は送受信ＬＳＩ３に対して送信を要求する。送受信ＬＳＩ３は、送受信メモリ５から送信データを読み出し、伝送フレームフォーマットに沿ったデジタルデータに変換してドライバ／レシーバ１に送る。ドライバ／レシーバ１は信号変換して伝送ライン２へ送出する。送信データがキューイングされている場合、ＣＰＵ４から一度の送信要求で複数の送信データを送信することができる。

次に図４を参照して従来の受信回路について説明する。ドライバ／レシーバ（ＰＨＹ）１は、デジタルデータを伝送ライン２へ送信できる信号へ変換する、または伝送ライン２から受信した信号をデジタルデータへ変換する。送受信ＬＳＩ（ＭＡＣ）３は、ドライバ／レシーバ（ＰＨＹ）１からの伝送フレームフォーマットに沿ったデジタルデータを送受信メモリ５に格納し、ＣＰＵ４に対して受信したことを通知する。送受信メモリ５は、受信したデータを格納するメモリである。

従来の受信回路の動作を説明する。伝送ライン２から受信した信号をドライバ／レシーバ１はデジタルデータに変換して、それを送受信ＬＳＩ３は受信データとして送受信メモリ５に格納し、ＣＰＵ４に対して受信したことを通知する。ＣＰＵ４は送受信メモリ５を読み出して、緊急電文の場合に緊急動作回路１１を動作させる。

特開２００３−３２４４３８号公報

従来の送信回路の問題点は、送受信ＬＳＩ３が送信中に、緊急電文を送信したい場合、キューイングされた送信データ全てが送信完了するまで緊急電文を送信要求できない、送信完了後、緊急電文とヘッダデータを送受信メモリへ書き込み、送信要求する必要があり時間を要する、などが挙げられる。

また、従来の受信回路の問題点は、ＣＰＵ４は受信フレームの完了後、送受信メモリ５の内容を読み出し、緊急電文であると判断するまでに時間を要し、その前に未処理の受信フレームがあった場合には、その処理が完了するまで緊急電文の処理が行えない。

よって、例えば監視制御装置間のデータ通信にイーサネット（登録商標）通信方式が用いられていた場合、ある機器が故障したときに全監視制御装置へ故障警報信号を送信し、緊急時の動作をすぐに行わせたいにもかかわらず、前述のＦＩＦＯ方式では先行で送信したい故障信号が他の信号の順番待ちとなり緊急動作が遅れてしまうという問題がある。さらに、緊急時はＦＩＦＯをバイパスして優先して故障信号を送信・受信するようにしたとしてもソフトウェアのプロトコル処理が必要なため、その処理に時間を要するとともに、混雑時により実行時間が変動するという問題が生じる。

従って、本発明は緊急電文を複数のノード間で早く送受信することができるノードを提供することを目的とする。

前記目的を達成するため、請求項１に記載のノードは、複数のノード間を相互に接続する伝送ラインと、前記ノードは、アプリケーションプログラムを実行するＣＰＵと、前記ＣＰＵにより送受信データを格納する送受信メモリと、前記送受信データから前記伝送ラインの伝送フレームフォーマットに沿ったデジタルデータへ、または前記デジタルデータから前記送受信データへ双方向に変換する送受信制御部と、前記デジタルデータから前記伝送ラインへ送信できる伝送用信号へ、または前記伝送用信号から前記デジタルデータへ双方向に変換する回線変換部とを有するノードにおいて、前記ノードはさらに、前記ＣＰＵが、予め緊急電文データを格納する緊急電文メモリと、前記緊急電文メモリに格納された前記緊急電文データを前記デジタルデータへ変換する緊急電文送信制御部と、緊急電文送信中に前記送受信制御部から出力されたデジタルデータを一時的に格納する送信バッファメモリと、前記送受信制御部と前記送信バッファメモリと緊急電文送信制御部のいずれかのデジタルデータを前記回線変換部へ入力する切替部と、他のノードから送信された前記デジタルデータを受信し、受信データと前記緊急電文メモリに格納されている緊急電文データとを比較する緊急電文受信制御部とを有し、緊急電文送信時、前記緊急電文送信制御部が、前記切替部を前記緊急電文送信制御部側に切り替え前記緊急電文データを前記回線変換部へ入力して前記回線変換部から各ノードへ前記伝送ラインを経由して送信され、緊急電文送信中に前記送受信制御部から送信があった場合には、前記送受信制御部で変換された前記デジタルデータを前記送信バッファメモリに書き込み緊急電文送信完了後に前記切替部を前記送信バッファメモリに切り替え、前記送信バッファメモリに格納している前記デジタルデータを送信し、緊急電文受信時、前記緊急電文受信制御部が前記受信データと前記緊急電文データとを比較し一致した場合に緊急動作を実行することを要旨とする。

本発明によれば、緊急電文を複数のノード間で早く送受信することができる。

第１の実施形態に係る送信回路図。第２の実施形態に係る受信回路図。従来の送信回路図。従来の受信回路図。

（第１の実施形態）
以下、第１の実施形態について図１を参照して説明する。第１の実施形態に係る送信回路図である。なお、受信については従来の受信回路による。

送信バッファメモリ６は、緊急電文送信中に送受信ＬＳＩ３から送信があった場合に、送信フレームのデジタルデータを一時的に格納しておくメモリである。緊急電文送信回路７（緊急電文送信制御部）は、緊急電文メモリ８に書かれた送信データを伝送フレームフォーマットに沿ったデジタルデータに変換する。緊急電文メモリ８は、緊急電文データを格納するメモリである。さらに、送受信ＬＳＩ３、送信バッファメモリ６、緊急電文送信回路７のいずれかのデータを切り替えるＳＷ（スイッチ）９（切替部）を有する。従来の送信回路に対して付加された送信バッファメモリ６、緊急電文送信回路７、緊急電文メモリ８、ＳＷ９はＦＰＧＡ（ｆｉｅｌｄ−ｐｒｏｇｒａｍｍａｂｌｅｇａｔｅａｒｒａｙ）内で実装することによりＣＰＵ４とは独立して動作することが可能となる。

通常の送信データの送信は従来回路と同じで、ＣＰＵ４はまず緊急電文メモリ８に緊急電文データとヘッダデータを書き込んでおく。緊急電文を送信する時には、送受信ＬＳＩ３が送信しているか確認して、送信していない場合ＳＷ９を緊急電文送信回路７側に切り替え、緊急電文を送信する。送信している場合は、その送信データが送信完了するまで待って、ＳＷ９を緊急電文送信回路７側に切り替える。緊急電文送信中に送受信ＬＳＩ３から送信があった場合には、送信フレームのデジタルデータを送信バッファメモリ６に書き込む。緊急電文送信完了後にＳＷ９を送受信バッファメモリ６に切り替えて、格納している送信フレームを送信する。緊急電文が確実に相手に届くように、数回送信できるようにしておけば確実な送信が可能となる。

本実施形態の効果を述べると、通常の送信データと同一のネットワーク上に、緊急電文を最短時間で送出可能となり、ソフトウェアは、緊急電文の設定をするだけで、通常の送信データの処理に関して緊急電文処理を追加する必要はないため、既存の通信回路に容易に追加可能となり、送受信ＬＳＩ３の種類に関係なく、緊急電文送信回路７は同一のものを使用することができる。また、緊急停止用のネットワークを別に敷設しなくて良いために、システム的なコストパフォーマンスに優れる、などが挙げられる。

（第２の実施形態）
次に、第２の実施形態について図２を参照して説明する。第２の実施形態に係る受信回路図である。なお、送信については従来の送信回路による。

緊急電文受信回路１０（緊急電文受信制御部）は、ドライバ／レシーバ（ＰＨＹ）１からの伝送フレームフォーマットに沿ったデジタルデータを受信し、受信データと緊急電文メモリ８に格納されている緊急電文データとを比較する回路で、緊急電文メモリ８は、緊急電文データを格納するメモリである。なお、従来の受信回路に対して付加された緊急電文送信回路１０、緊急電文メモリ８はＦＰＧＡ内で実装することによりＣＰＵ４とは独立して動作することが可能となる。

通常の受信データの受信は従来回路と同じで、ＣＰＵ４は、まず緊急電文メモリ８に緊急電文データを書き込んでおき、ドライバ／レシーバ（ＰＨＹ）１からのデジタルデータは送受信ＬＳＩ３と緊急電文受信回路１０とで同時に受信する。緊急電文受信回路１０は受信データと緊急電文メモリ８に格納されている緊急電文データとを比較し、緊急電文データと一致した場合、緊急動作回路１１を動作させる。緊急動作回路１１では、例えば、緊急停止信号を外部へ電圧接点出力する等がある。

本実施形態の効果を述べると、緊急電文受信回路１０により、ソフトウェアの介在なく最短で緊急動作回路１１を動作させることが可能となる。また、送受信ＬＳＩ３の型式に関係なく、緊急電文受信回路１０は同一のものを使用することができる。また、ＣＰＵ４は受信したデータが緊急電文データの場合、緊急動作回路１１が動作していることを確認するだけで良く、緊急停止用のネットワークを別に布設しなくて良いため、システム的なコストパフォーマンスに優れる。

（第３の実施形態）
第３の実施形態は、第１の実施形態の送信回路と、第２の実施形態の受信回路の両方を有する送受信回路である。ネットワーク上の各ノードがそれぞれ第３の実施形態の送受信回路を持つことにより、あるノードから発信された緊急電文に対して他のすべてのノードが一斉にかつ瞬時に緊急電文を受信し、緊急動作をほぼ同時に行うことが可能となる。

１ドライバ／レシーバ（ＰＨＹ）
２伝送ライン
３送受信ＬＳＩ（ＭＡＣ）
４ＣＰＵ
５送受信メモリ
６送信バッファメモリ
７緊急電文送信回路
８緊急電文メモリ
９ＳＷ（スイッチ）
１０緊急電文受信回路
１１緊急動作回路

Claims

複数のノード間を相互に接続する伝送ラインと、
前記ノードは、
アプリケーションプログラムを実行するＣＰＵと、
前記ＣＰＵにより送受信データを格納する送受信メモリと、
前記送受信データから前記伝送ラインの伝送フレームフォーマットに沿ったデジタルデータへ、または前記デジタルデータから前記送受信データへ双方向に変換する送受信制御部と、
前記デジタルデータから前記伝送ラインへ送信できる伝送用信号へ、または前記伝送用信号から前記デジタルデータへ双方向に変換する回線変換部とを有するノードにおいて、
前記ノードはさらに、
前記ＣＰＵが、予め緊急電文データを格納する緊急電文メモリと、
前記緊急電文メモリに格納された前記緊急電文データを前記デジタルデータへ変換する緊急電文送信制御部と、
緊急電文送信中に前記送受信制御部から出力されたデジタルデータを一時的に格納する送信バッファメモリと、
前記送受信制御部と前記送信バッファメモリと緊急電文送信制御部のいずれかのデジタルデータを前記回線変換部へ入力する切替部と、
他のノードから送信された前記デジタルデータを受信し、受信データと前記緊急電文メモリに格納されている緊急電文データとを比較する緊急電文受信制御部とを有し、
緊急電文送信時、
前記緊急電文送信制御部が、前記切替部を前記緊急電文送信制御部側に切り替え前記緊急電文データを前記回線変換部へ入力して前記回線変換部から各ノードへ前記伝送ラインを経由して送信され、
緊急電文送信中に前記送受信制御部から送信があった場合には、前記送受信制御部で変換された前記デジタルデータを前記送信バッファメモリに書き込み緊急電文送信完了後に前記切替部を前記送信バッファメモリに切り替え、前記送信バッファメモリに格納している前記デジタルデータを送信し、
緊急電文受信時、
前記緊急電文受信制御部が前記受信データと前記緊急電文データとを比較し一致した場合に緊急動作を実行することを特徴とするノード。