JPH02176958A

JPH02176958A - データ転送制御方法

Info

Publication number: JPH02176958A
Application number: JP32926488A
Authority: JP
Inventors: Kenji Yamamoto; 憲治山本
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1988-12-28
Filing date: 1988-12-28
Publication date: 1990-07-10
Anticipated expiration: 2012-03-05
Also published as: JP2587100B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、共通バスを用いたデータの転送の制御を行な
うデータ転送制御方式に関する。

（従来の技術）コンピュータ装置において、マイクロプロセッサには、
共通バス（アドレスバス、データバス、制御バス）を介
して、記憶装置や、ディスク装置、プリンタなどの入出
力装置の制御を行なう入出力制御装置等が接続されてい
る。この共通バスを用いて、各種制御信号や、データの
転送等が行なわれる。

さて、例えば記憶装置と入出力制御装置との間でデータ
の転送を行なう場合、その転送処理を高速で行なうため
、マイクロプロセッサを介さずにデータの転送を行なう
、ダイレクト・メモリ・アクセス（ＤＭＡ）転送が用い
られる。

ここで、このＤＭＡ転送のデータ転送制御方式について
説明する。

第２図は、従来のデータ転送制御方式に係る回路のブロ
ック図である。

図において、調停部１ａを備えたマイクロプロセッサ（
ＭＰＵ・）１には、共通バス（ここでは、アドレスバス
及びデータバスの２つから成るバス）１００を介してダ
イレクト・メモリ・アクセス・コントローラ（ＤＭＡＣ
）２、入出力制御部（ＩＯＣ）３、記憶装置４が接続さ
れている。さらに各部は、図示しないシステムバスによ
り接続されている。ＤＭＡＣ２、入出力制御部３、記憶
装置４には、このシステムバスな介してコマンド制御部
５が接続されている０図中、システムバスな流れる信号
を矢印で示している。

マイクロプロセッサ１は、入出力制御部３に接続された
図示しない入出力装置（ディスク装置やプリンタ）や記
憶装置４の読出し、書き込み等を制御するもので、例え
ば、米国モトローラ製、ＭＣ６８０２０等から構成され
る。調停部１ａは、共通バス１００の専有要求が複数発
生して競合した場合、調停を行なうものである。ＤＭＡ
Ｃ２は、入出力制御部３と記憶装置４との間のＤＭＡ転
送を制御するもので、例えば、日立製作新製、）１０６
８４５０等から構成される。入出力制御部３は、図示し
ないディスク装置やプリンタ等の入出力装置を制御管理
する既知の入出力インタフェースである。記憶装置４は
、ランダム・アクセス・メモリ（ＲＡＭ）等から構成さ
れたものである。コマンド制御部５は、各種制御信号を
出力する既知のゲート回路等から構成されたものである
。

以上の構成において、ＤＭＡ転送を行なう場合について
、第３図を参照しながら説明する。ここでは、入出力制
御部３（図示しない入出力装置）から記憶装置４へとＤ
ＭＡ転送する場合について説明する。

第３図は、従来のデータ転送制御方式の動作を示すタイ
ムチャートである。

なお各信号は、全てロウアクティブで、そのレベルがロ
ウレベルの時、有効状態で、ハイレベルの時、無効状態
である。

まず、マイクロプロセッサ１が入出力制御部３にデータ
転送の起動を指示すると、入出力制御部３からＤＭＡＣ
２に向けて、　ＲＥＱ　（リクエスト）信号１１０　　
（第３図（ａ））が出力される。このＲＥＱ信号１１０
は、入出力制御部３がＤＭＡＣ２に対してＤＭＡ転送の
要求を示す信号である。

ＤＭＡＣ２は、このＲＥＱ信号１１０を受けると、マイ
クロプロセッサｌに向けてＢＲ（バス・リクエスト）信
号１２０　　（第３図（ｂ））を出力する。このＯＲ信
号１２０は、ＤＭＡＣ２がマイクロプロセッサ１に対し
て、共通バス１００を専有するためのバス使用権要求を
示す信号である。

マイクロプロセッサｌでは、ＯＲ信号１２０に対応して
、ＤＭＡＣ２に対して、ＢＧ（バス・グランド）信号１
２１　　（第３図（Ｃ））を出力する。このＢＧ信号１
２１は、新たなバスサイクル（共通バスの使用権を更新
するサイクル）が発生した場合に、共通バス１００の専
有を許可する信号である。

ＤＭＡＣ２では、ＢＧ信号１２１を受けると、マイクロ
プロセッサｌに向けてＢＧＡＣに（バス・グランド・ア
クノリッジ）信号１２２（第３図（ｄ））を出力する。

このＢＧＡＣに信号１２２は、マイクロプロセッサ１に
対して、ＤＭＡＣ２がバスマスタ（バス使用権の獲得済
）であることを通知するのと、共通バス１００が既に使
用されているか否かを認識するために用いられる信号で
ある。さらに、ＤＭＡＣ２から入出力制御部３及びコマ
ンド制御部５に向けて、ＡＣに（アクノリッジ）信号１
１１（第３図（ｅ））が出力される。このＡＣＫ信号１
１１は、データ転送の開始を示す信号である。さらに、
ＤＭＡＣ２は、コマンド制御部５に向けて、　Ｒ／Ｗ　
（リード／ライト）信号１４１及びＡＳ（アドレス・ス
トローブ）信号１４０を出力する。

ＡＣに信号１１１が出力され、Ｒ／Ｗ信号１４１及びＡ
ｓ信号１４０が出力された時点より、第２図に示したよ
うに、コマンド制御部５から入出力制御部３及び記憶装
置４に向けて出力される　ＩＯＷ　（入出力装置書込み
）信号１１２　、　　ＩＯＲ（入出力装置読出し）信号
１１３．ＭＲＤ（メモリ読出し）信号１３０．ＭＷＲ（
メモリ書込み）信号１３１に従って、入出力制御部３及
び記憶装置４に対するデータの書込みまたはデータの読
出し動作が実施され、入出力制御部３と記憶装置４との
間のデータ転送が行なわれる。

なお、ＩＯＷ信号１１２は、入出力制御部３（図示しな
い入出力装置）にデータを書込むことを指示する信号で
ある。　　ＩＯＲ信号１１３は、入出力制御部３（図示
しない入出力装置）からデータを読出すことを指示する
信号である。同様に、ＭＲＤ信号１３０は、記憶装置４
からデータを読出すことを指示する信号である。　　Ｍ
ＷＲ信号１３１は、記憶装置４にデータを書き込むこと
を指示する信号である。

コマンド制御部５は、ＤＭＡＣ２より出力されるＲ／Ｗ
　（リード／ライト）信号１４１（第３図（ｇ））に対
応して、次の２つのパターンで信号を出力する。

第３図では、入出力制御部３から記憶装置４へのデータ
転送を行なう場合について示しである。

この場合は、Ｒ／Ｗ信号１４１が有効状態を示した時で
ある。

Ｒ／Ｗ信号１４１が有効状態のとき、コマンド制御部５
は、入出力制御部３に向けてＩＯＲ信号１１３（第３図
（ｈ））を出力する。さらに、コマンド制御部５は、入
出力制御部３からＲＤＹ信号１１４（第３図（ｉ））を
受は取ると、記憶装置４に向けてＭＷＲ信号１３１　　
（第３図（ｊ））を出力する。

この状態で、入出力制御部３から記憶装置４へのデータ
転送が行なわれる。このデータ転送が終了した場合、記
憶装置４は、コマンド制御部５に向けて、ＤＴＡＣＫ信
号１３２を出力する。

ちなみに、Ｒ／Ｗ信号１４１が無効状態の時、コマンド
制御部５は、記憶装置４に向けてＭＲＤ信号１３０を出
力する。さらに、コマンド制御部５は、記憶装置４から
ＤＴＡＣＫ　（データ・アクノリッジ）信号１３２（第
３図（ｋ））を受は取ると、入出力制御部３に向けてＩ
ＯＷ信号１１３を出力する。この状態で、記憶装置４か
ら入出力制御部３へのデータ転送が行なわれる。このデ
ータ転送が終了した場合、入出力制御部３は、コマンド
制御部５に向けてＲＤＹ信号１１４を出力する。

このように、記憶装置４に対してデータの書込みを行な
うのか、続出しを行なうのかにより、コマンド制御部５
の出力する制御信号が異なる。

ところで、コマンド制御部５は、ＤＴＡＣに信号１３２
とＲＤＹ信号１１４が共に有効状態となった時点で、Ｄ
ＭＡＣ２に向けて応答信号１４２（第３図（β））を出
力する。　　ＤＴＡＣに信号１３２とＲＤＹ信号１１４
が共に有効状態となるのは、データの転送に伴なう入出
力制御部３及び記憶装置４の処理が終了した場合である
。ＤＭＡＣ２は、応答信号１４２を受は取ると、ＤＭＡ
Ｃサイクルは終了し、必要に応じて新たなりＭＡＣサイ
クルが発生するのを待つことになる。

（発明が解決しようとする課題）さて、ＤＭＡＣ２は、第３図（ｈ）に示したＩＯＲ信号
１１３が有効状態になった時から、第３図（ｆ）に示し
たＡｓ信号１４０が無効状態になるまでの時間（バス専
有時間）、共通バス１００を専有することになる。この
バス専有時間は、　ＩＯＲ信号１１３が有効状態になっ
てから、第３図（ｉ）に示したＲＤＹ信号１１４が有効
状態になる迄の間（入出力装置へのアクセス）と、ＲＤ
Ｙ信号１１４が有効状態になってから、Ａｓ信号１４０
が無効状態になるまでの間（記憶装置へのアクセス）の
２つに分けることができる。

ところで、共通バス１００を有効利用するためには、本
当に必要な時のみ専有が発生すること望ましい。

しかし、ＤＭＡ転送を行なう場合、共通バス１００を使
用するのは、記憶装置へのアクセスの間で、入出力装置
へのアクセスの間は、共通バス１００を利用することが
ない。このため、共通バス１００が利用されないまま専
有状態が続き、共通バス１００の利用効率が低下してし
まうといった問題が生じていた。

本発明は以上の点に着目してなされたもので、共通バス
１００を利用するときのみ、その専有状態を発生させ、
共通バスが利用されないまま専有状態が続くような事態
の発生しないデータ転送制御方式を提供することを目的
とするものである。

（課題を解決するための手段）本発明のデータ転送制御方式は、共通バスの使用権制御
を行なうバス権調停部と、前記共通バスを使用してデー
タ転送制御を行なう、ダイレクト・メモリ・アクセス・
コントローラと、このダイレクト・メモリ・アクセス・
コントローラと、前記バス権調停部との間に挿入され、
前記ダイレクト・メモリ・アクセス・コントローラのバ
ス使用権要求を制御するバス権制御部とを備え、記憶装
置を用いたデータ転送を実行するために、ダイレクト・
メモリ・アクセス・コントローラがバス権制御部へ仮の
バス使用権要求を行ない、前記バス権制御部は、前記ダ
イレクト・メモリ・アクセス・コントローラに対し、仮
のバス使用権許可を出力して入出力制御部のデータ転送
準備を開始させ、前記バス権制御部が、前記入出力制御
部から前記データ転送準備の完了通知を受けると、前記
バス権制御部がバス権調停部に対し、バス使用権要求を
行ない、前記バス権調停部が前記バス権制御部に対して
バス使用権許可を出力して、前記ダイレクト・メモリ・
アクセス・コントローラによる前記データ転送を実行す
るものである。

（作用）以上の方式は、バス権制御部がダイレクト・メモリ・ア
クセス・コントローラの仮のバス使用権要求に対して仮
のバス使用権許可を与える。ダイレクト・メモリ・アク
セス・コントローラは、この仮のバス使用権許可に基づ
き、入出力制御部にデータ転送準備を開始させる。入出
力制御部のデータ転送準備が完了すると、バス権制御部
は、バス権調停に対し、バス使用権要求を行なう。バス
権調停部は、バス権制御部に対してバス使用権許可を与
える。これにより、ダイレクト・メモリ・アクセス・コ
ントローラによる共通バスの専有が開始される。

（実施例）第１図に、本発明のデータ転送制御方式を実施した回路
のブロック図を示す。

図の回路は、マイクロプロセッサｌＯ、ダイレクト・メ
モリ・アクセス・コントローラ（ＤＭＡＣ）２、入出力
制御部（ＩＯＣ）３、記憶装置４、コマンド制御部５、
バス権制御部６、バス権調停部７、ラッチ・バッファ８
、ラッチ回路９とから構成されている。

図において、共通バス１００には、マイクロプロセッサ
（ＭＰＵ）１０、記憶装置４、ラッチ・バッファ８が接
続されている。

ダイレクト・メモリ・アクセス・コントローラ（ＤＭＡ
Ｃ）２と、入出力制御部３と、ラッチ・バッファ８とは
、ローカルバス２００を介して接続されている。

さらに各部は、図示しないシステムバスを介してそれぞ
れ接続されている。なお、図中、このシステムバスな流
れる信号を矢印で示している。

ＤＭＡＣ２、入出力制御部３、記憶装置４及び共通バス
１００は、先に説明した従来のものと同様である。また
、マイクロプロセッサ１０は、従来のマイクロプロセッ
サｌから調停部１ａを取除いた構成になっている。なお
、入出力制御部３には、図示しない入出力装置が接続さ
れている。

バス権制御部６は、ＤＭＡＣ２に仮のバス使用許可を与
え、さらに後に説明するバス権調停部７に対して共通バ
ス１００を専有するためのバス使用権要求を出力するゲ
ート回路等から構成されたものである。バス権調停部７
は、マイクロプロセッサ１０とバス権制御部６とから出
力されるバス使用権要求を受取り、何れかにバス使用許
可を出すゲート回路等から構成されたものである。なお
、バス権調停部７と、バス権制御部６の具体的な構成は
、後に第６図及び第７図において説明する。

ラッチ・バッファ８は、パラレルデータ（例えば８ｂｉ
ｔパラレルのデータ）を受入れて一時保持する回路（例
えば、米国ＴＩ社製ＡＳ６５２　）で、共通バス１００
から入力するデータをローカルバス２００へ、ローカル
バス２００から入力するデータを共通バス１００へ、双
方向に転送することのできるものである。ラッチ回路９
は、入力する信号を一時保持する回路である。

ここで、本発明のデータ転送制御方式において、共通バ
ス１００の専有が開始される迄の過程を説明する。

以上の構成の回路において、ＤＭＡ転送を行なうための
ＤＭＡＣサイクル（ＤＭＡＣ２が入出力制御部３及び記
憶装置４を管理する状態）を発生させる場合、入出力制
御部３からＤＭＡＣ２に向けて、ＲＥＱ信号１１０が出
力される。ＤＭＡＣ２は、このＲＥＱ信号１１０を受け
ると、バス権制御部６に向けて仮のＯＲ信号１０５を出
力する。バス権制御部６では、この仮のＯＲ信号１０５
の応答として仮の８Ｇ信号１０６をＤＭＡＣ２に出力す
る。ＤＭＡＣ２では、この仮のＢＧ信号１０６を受ける
と、バス権制御部６に向けてＢＧＡＣに信号１２２を、
入出力制御部３及びコマンド制御部５に向けてＡＣに信
号１１１を出力する。この時点より、ＤＭＡＣサイクル
が発生する。

さらにＤＭＡＣ２は、コマンド制御部５及びラッチ回路
９に向けて、Ｒ／Ｗ信号１４１を出力する。コマンド制
御部５では、Ｒ／■信号１４１の内容（有効状態もしく
は無効状態）に応じて、バス権制御部６に向けてＭＲＤ
信号１３０もしくはＭＷＲ信号１３１を出力する。バス
権制御部６では、ＭＲＤ信号１３０もしくはＭＷＲ信号
１３１が入力すると、バス権調停部７に向けてＯＲ信号
１５０を出力する。バス権調停部７では、バス権制御部
６に向けてＯＲ信号１５０に応答としてＢＧ信号１５１
を出力する。バス権制御部６は、このＢＧ信号１５１を
受けると、ＢＢＳＹ信号１５４が無効状態であることを
確認してこのＢＢＳＹ信号１５４を有効状態にする。こ
れにより、共通バス１００は、ＤＭＡＣ２の専有状態に
なる。バス権制御部６は、ＢＢＳＹ信号１５４を有効状
態にした後、ＯＲ信号１５０を無効にする。バス権調停
部７では、ＯＲ信号１５０に応答してＢＧ信号１５１を
無効にする。

これにより、バス権調停部７は、例えばマイクロプロセ
ッサｌＯからのＯＲ信号１５２に応答してＢＧ信号１５
３を出力することができる。マイクロプロセッサ１０が
ＢＧ信号１５３を受けた場合、先に説明したように、Ｂ
ＢＳＹ信号１５４の無効状態を確認したう久で有効状態
に設定する。これによりマイクロプロセッサ１０による
共通バス１００の専有状態が発生する。なお、バス権調
停部７は、ＯＲ信号１５０とＯＲ信号１５２とが競合し
た場合、ＯＲ信号１５０に応答してＢＧ信号１５１を出
力する。これは、通常、バス権制御部６からのＯＲ信号
１５０を最優先で受付けるように、バス権調停部７が設
定されているためである。

さて、ここで第４図と第５図を参照しながら、共通バス
１００がＤＭＡＣ２に専有された場合の本発明のデータ
転送方式の詳細な動作を説明する。

第４図は、入出力制御部３から記憶装置４へのＤＭＡ転
送を行なう場合のタイムチャートである。

まず、マイクロプロセッサ１０から入出力制御部３にデ
ータ転送起動の指示が伝えられると、入出力制御部３か
らＤＭＡＣ２に向けてロウレベルのＲεｑ信号１１０　
　（第４図（ａ））を出力する。

ＤＭＡＣ２は、バス権制御部６に向けてロウレベルの仮
のＯＲ信号１０５（第４図（ｂ））を出力し、仮のＢＧ
信号１０６（第４図（Ｃ））を受は取る。

ＤＭＡＣ２は、仮のＢＧ信号１０６を受けると、バス権
制御部６に向けてＢＧＡＣに信号１２２（第４図（ｄ）
）を、入出力制御部３及びコマンド制御部５に向けてＡ
Ｃに信号１１１　　（第４図（ｅ））をそれぞれ出力す
る。　　ＢＧＡＣに信号１２２が出力されると、ＤＭＡ
Ｃサイクルが発生する。

ＤＭＡＣ２からは、コマンド制御部５及びラッチ回路９
に向けて、ＡＳ信号１４０　　（第４図（ｆ））が出力
される。

ここでは、入出力制御部３から記憶装置４へのデータ転
送を行なうため、ＤＭＡＣ２からコマンド制御部５及び
ラッチ回路９に向けてロウレベルのＲ／Ｗ信号１４１（
第４図（ｇ））が出力される。

コマンド制御部５は、入出力制御部３に向けて１０Ｒ信
号！１３　　（第４図（ｈ））を出力する。入出力制御
部３では、このＩＯＲ信号１１３を受けると図示しない
入出力装置のデータ転送準備を開始させ、この準備が整
いデータをローカルバス２００に送出するとき、コマン
ド制御部５に向けてＲＤＹ信号！１４（第４図（ｉ））
を出力する。コマンド制御部５では、このｌ’ｌＤＹ信
号１１４を受けると、バス権制御部６に向けてＭＷＲ信
号１３１（第４図（ｊ））を出力する。バス権制御部６
では、このＭＷＲ信号＋３１に応答して、バス権調停部
７に向けてＢＲ信号１５０　　（第４図（ｍ））を出力
する。バス権調停部７は、このＢＲ信号１５０に応答し
てＢＧ信号１５１　　（第４図（ｎ））をバス権制御部
６に向けて出力する。バス権制御部６では、先に説明し
た要領で、ＢＢＳＹ信号１５４（第４図（０））を有効
状態に設定し、ラッチ回路９及びラッチ・バッファ８に
向けてイネーブル信号１６０　、１６１　　（第４図（
ｐ）、（ｑ））を出力する。この時、入出力制御部３か
らローカルバス２００にデータが送出され、ラッチ・バ
ッファ８に入力される。バス権制御部６は、ラッチ・バ
ッファ８に向けてラッチ信号１６２を出力し、ローカル
バス２００に送出されたデータを保持させる。さらにバ
ス権制御部６は、ラッチイネーブル信号１６３をラッチ
・バッファ８に向けて出力し、ラッチしたデータを共通
バス１００に送出する。一方、この間、ラッチ回路９の
出力側からは、ＡＳ信号１４０及びＲ／Ｗ信号１４１に
対応したＡＳ、信号１０１　　（第４図（ｒ））及びＷ
Ｒｏ信号１０２（第４図（Ｓ））が出力される−　　Ａ
Ｓｏ信号１０１は、記憶装置４を選択する、いわゆるイ
ネーブル信号である。ＷＲｏ信号１０２は、記憶装置４
の書込みもしくは読出しを選択する信号である。この場
合、記憶装置４は書込み状態に設定されるため、共通バ
ス１００に送出されたデータを書き込むことになる。記
憶装置４はデータの書込みを終了すると、バス権制御部
６に向けてＤＴＡＣに。信号１０３（第４図（ｆ））を
出力する。バス権制御部６は、このＤＴＡＣに。信号１
０３を受けると、コマンド制御部５に向けてＤＴＡＣに
信号１３２を出力する。コマンド制御部５ではこのＤＴ
ＡＣに信号１３２を受けると、ＤＭＡＣ２に向けて応答
信号１４２（第４図（β））を出力する。ＤＭＡＣ２は
、この応答信号１４２を受けるとＤＭＡＣサイクルを終
了し、新たなサイクルの発生を待つことになる。

以上の説明の場合、第４図（ｄ）に示したように、ＢＧ
ＡＣに信号！２２が有効状態の時、ＤＭＡＣサイクルが
発生する。また、第４図（０）に示したように、ＢＢＳ
Ｙ信号１５４が有効状態の間（バス専有時間）、ＤＭＡ
Ｃ２による共通バス１００の専有がなされる。このよう
に、ＤＭＡＣ２による共通バス１００の専有は、入出力
制御部３から記憶装置４にデータを転送する迄の短い時
間にすることができる。よって、共通バス１００の専有
時間を、ＤＭＡ転送の中で必要最小限にすることができ
る。

次に、第５図は、記憶装置４から入出力制御部３へのＤ
ＭＡ転送を行なう場合のタイムチャートである。

第５図（ａ）〜第５図（ｅ）までは、第４図（ａ）〜第
４図（，９）において説明した流れと同様である。よっ
て、ＤＭＡＣ２から入出力制御部３及びコマンド制御部
５に向けてＡＣに信号１１１を出力する迄の動作は同一
である。

第５図（ｆ）に示すように、ＤＭＡＣ２がコマンド制御
部５及びラッチ回路９に向けてＡＳ信号１４０を出力す
る。

ここでは、記憶装置４から入出力制御部３へのデータ転
送を行なうため、ＤＭＡＣ２からコマンド制御部５及び
ラッチ回路９に向けてハイレベルのＲ／Ｗ信号１４１　
　（第５図（ｇ））が出力される。

コマンド制御部５は、バス権制御部６に向けてＭＲＤ信
号１３０（第５図（ｈ））を出力するバス権制御部６は
、バス権調停部７に向けてＢＲ信号１５０（第５図（ｍ
））を出力する。バス権調停部７では、このＢＲ信号ｉ
ｓｏに応答して、ＢＧ信号１５１（第５図（ｎ））をバ
ス権制御部６に出力する。バス権制御部６は、ＢＢＳＹ
信号１５４（第５図（０））を有効状態に設定し、ラッ
チ回路９に向けてイネーブル信号１６０（第５図（ｐ）
）を出力する。これにより記憶装置４には、ラッチ回路
９に入力するＡＳ信号１４０及びＲ／Ｗ信号１４１に基
づいたＡＳ、信号１０１（第５図（Ｓ））及びＷＲ，信
号１０２（第５図（ｔ））が入力する。この場合、ＷＲ
，信号１０２が読出しを示しているため、記憶装置４の
データは、共通バス１００に送出される。記憶装置４か
らのデータ読出しが終了すると記憶装置４は、バス権制
御部６に向けてＤＴＡＣＫ（１信号１０３　　（第５図
（Ｕ））を出力する。ＤＴＡＣＫ、信号を受けたバス権
制御部６は、コマンド制御部５に向けてＤＴＡＣＫ信号
１３２（第５図（ｉ））を、ラッチ・バッファ８に向け
てラッチ信号１６２を出力する。ラッチ・バッファ８で
は、このラッチ信号１６２により、共通バス１００に送
出されたデータを保持する。コマンド制御部５では、入
出力制御部３に向けてＩＯＷ信号１１２（第５図（ｊ）
）を出力する。一方、バス権制御部６は、ラッチ・バッ
ファ８に向けてラッチイネーブル信号１６３（第５図（
ｒ））を出力し、ラッチ・バッファ８に保持されたデー
タがローカルバス２００に送出させる。ローカルバス２
００に送出されたデータは、人出力制御装置３に転送さ
れることになる。その後、バス権制御部６は、ＢＢＳＹ
信号１５４を無効状態に設定し、共通バス１００の専有
状態を解除し、イネーブル信号１６０をロウレベルに設
定し、ラッチ回路９の出力を無効状態に設定する。さら
に、コマンド制御部５は、ＤＭＡＣ２に対して応答信号
１４２を出力し、ＤＭＡＣサイクルを終了させる。

ここでも、先に第４図において説明した場合と同様、第
５図（ｄ）に示したように、ＢＧＡＣＫ信号１２２が有
効状態の時、ＤＭＡＣサイクルが発生する。また、第５
図（０）に示したように、ＢＢＳＹ信号１５４が有効状
態の間（バス専有時間）、ＤＭＡＣ２による共通バスｌ
ＯＯの専有がなされる。このように、ＤＭＡＣ２による
共通バス１００の専有は、記憶装置４からラッチ・バッ
ファ８に向けてデータを転送する場合のみの短い時間に
することができる。よって、共通バス！００の専有時間
を、ＤＭＡ転送の中で必要最小限にすることができる。

第６図に、本発明に係るバス権調停部７のブロック図を
示す。

図に示すように、バス権調停部７は、優先度判定回路７
１と、同期回路７２．７３とから構成されている。

同期回路７２は、バス権制御部６から出力されるＢＲ信
号１５０とマイクロプロセッサ１０からのＢＲ信号１５
１とを受入れ、優先度判定回路７１の受入れタイミング
に合せて、それぞれの信号を出力するタイミングジェネ
レータ等から構成された回路である。

優先度判定回路７１は、同期回路７２から入力するＢＲ
信号１５０　、１５１を受入れて、それぞれの信号に対
応してＢＧ信号１５１　、１５３を出力するゲート回路
等から構成されたものである。

同期回路７３は、優先度判定回路７１から出力されるＢ
Ｇ信号１５１　、１５３とを受入れ、バス権制御部６も
しくはマイクロプロセッサ１０の受入れタイミングに合
せて、それぞれの信号を出力するタイミングジェネレー
タ等から構成された回路である。なお、同期回路７２．
７３には、それぞれ基準クロックＣＬＫが入力され、こ
の基準クロックＣＬにに基づいた動作を行なっている。

以上の構成のバス権調停部７においては、まず、バス権
制御部６からのＢＲ信号１５０とマイクロプロセッサ１
０からのＢＲ信号１５２が同期回路７２に入力する。同
期回路７２では、各信号を入力した夕・イミノジ及び優
先度判定回路７１の受入れタイミングを考慮して各信号
の出力を行なう。

例えば、ＢＲ信号１５０　、１５２とが同時に入力した
場合、優先度判定回路７１では、どちらのＢＲ信号に対
応してＢＧ傷信号出力するか判断する８通常、同時に入
力した場合には、ＢＲ信号１５０の優先順位が最も高く
設定されているため、バス権制御部６に向けてＢＧ信号
１５１を出力する。このＢＧ傷信号、同期回路７３によ
り所定のタイミングが図られた後、バス権制御部６に送
出される。マイクロプロセッサ１０に対してＢＧ信号１
５３を送出する場合も同様である。

次に、第７図に、本発明に係るバス権制御部６の回路図
を示す。

図に示すように、ＮＡＮＤゲート６００の一方の入力に
は、コマンド制御部５から出力されるＭＲＤ信号１３０
が入力され、他方の入力には、同じ（ＭＷＲ信号１３１
が入力される。

ＮＡＮＤゲート６００の出力は、　ＡＮＤゲート６０１
の一方の入力に接続されている。ＡＮＤゲート６０１の
出力は、Ｄフリップフロップ６０２のＤ端子に接続され
ている。Ｄフリップフロップ６０２のＱ端子は、Ｄフリ
ップフロップ６０３のＤ端子に接続されている。Ｄフリ
ップフロップ６０３のＱ端子は、ＮＡＮＯゲート６０４
の一方の入力に接続されている。

ＮＡＮＤゲート６０４の出力からは、バス権調停部７に
向けてＢＲ信号１５０が出力される。

インバータ６０５の入力には、ＢＧ信号１５１が入力さ
れる。インバータ６０５の出力は、ＮＡＮＯゲート６０
６の一方の入力に接続されている。　ＮＡＮＤゲート６
０６の出力は、ＮＡＮＤゲート６０７の他方の入力に接
続されている。　ＮＡＮＤゲート６０７の出力は、Ｄフ
リップフロップ６０８のＤ端子に接続されている。

Ｄフリップフロップ６０８のＱ端子は、ＮＡＮＤゲート
６０９　、６１９の他方の入力に接続されている。Ｄフ
リップフロップ６０８の互端子は、ＮＡＮＤゲート６０
４の他方の入力に接続されている。　ＮＡＮＤゲート６
０９　、６１０の一方の入力には、Ｄフリップフロップ
６０２のＱ端子が接続されている。　ＮＡＮＤゲート６
０９の出力は、ＮＡＮＯゲート６０７の一方の入力に、
ＮＡＮＯゲート６１０の出力はＮＡＮＤゲート６０６の
他方の入力に接続されている。　ＮＡＮＤゲート６０９
の出力からは、イネーブル信号１６０が出力される。　
ＮＡＮＤゲート６１０の出力からは、ＢＢＳＹ信号１５
４が出力される。

ＮＯＲゲート６１１の一方の入力には、ＮＡＮ［ｌゲー
ト６０９の出力が接続され、他方の入力には、ＤＴＡＣ
Ｋ。

信号１０３が入力される。ＮＯＲゲート６１１の出力は
、ＪＫフリップフロップ６１２のＪ端子及びインバータ
６１３の入力に接続されている。とのＪＫフリップフロ
ップ６１２のに端子にはＡｓ信号１４０が入力される。

ＪＫフリップフロップ６１２の互端子は、ＡＮＤゲート
６０１の他方の入力に接続されている。このＪＫフリッ
プフロップ６１２の互端子からは、　ＤＴＡＣに信号１
３２が出力される。　　ＮＯＲゲート６１４　、６１５
　（７）他方の入力には、ＭＲＤ信号１３０が入力され
る。　　ＮＯＲゲート６１５の一方の入力には、インバ
ータ６１３の出力が接続されている。　　ＮＯＲゲート
６１４の出力からは、ラッチイネーブル信号１６３が出
力される。　　ＮＯＲゲート６１５の出力からは、ラッ
チ信号１６２が出力される。　　ＮＯＲゲート６１６の
一方の入力には、ＮＡＮＯゲート６０９の出力が接続さ
れ、他方の入力にはＭＷＲ信号１３１が入力される。

ＮＯＲゲート６１６の出力からは、イネーブル信号１３
１が出力される。

なお、Ｄフリップフロップ６０２　、６０３　、６０８
及びＪＫフリップフロップ６！２には基準クロックＣＬ
Ｋが入力されている。さらに、仮のＢＲ信号１０５、仮
（７）ＢＧ信号１０６、ＢＧＡＣに信号１２２ニ関して
は、省略している。

ここで、図に示したバス権制御部６の動作を説明する。

まず、ＤＭＡＣサイクルが発生する前は、ＭＲＤ信号１
３０、ＭＷＲ信号１３１　、　ＢＧ信号１５１　、ＣＴ
ＡＣＫｏ信号１０３　、Ａｓ信号１４０は、ハイレベル
（無効状態）に設定されている。また、Ｄフリップフロ
ップ６０８のＱ端子はロウレベルに設定され、ＪＫフリ
ップフロップ６１２の互端子は、ハイレベルに設定され
ている。ＤＭＡＣ２が記憶装置４をアクセスしようとす
る場合、Ａｓ信号１４０とＭＲＤ信号１３０もしくはＭ
ＷＲ信号１３１がロウレベル（有効状態）に設定される
。これにより、ＮＡＮＤゲート６００及びＡＮＤＮＯゲ
ート６１１フリップフロップ６０２゜６０３　、ＮＡＮ
Ｄゲート６０４がオンし、ＢＲ信号１５０がロウレベル
（有効状態）になる。ＢＲ信号１５０がロウレベルにな
ると、バス権制御部６から入力するＢＧ信号１５１がロ
ウレベルになる。そして、Ｂ８ＳＹ信号１５４がハイレ
ベル（無効状態）の場合、ＮＡＮＤゲート６０６　、６
０７がオンし、Ｄフリップフロップ６０８のＱ端子がハ
イレベルになる。これにより、イネーブル信号１６０及
びＢＢＳＹ信号１５４がロウレベルとなる。以後％ＤＴ
ＡＣＫＯ信号１０３がロウレベルになるまで、以上の状
態が続く。

次に、記憶装置４がＤＴＡＣに。１０３をロウレベルと
すると、ＪＫフリップフロップ６１２のＪ端子がハイレ
ベルとなり、口端子はロウレベルとなる。この結果ＤＴ
ＡＣＫ信号１３２はロウレベルとなる。また、ＡＮＤゲ
ート６０１及びＤフリップフロップ６０２がオフ状態に
なる。これによりイネーブル信号１６０及びＢＢＳＹ信
号１５４がハイレベルとなり、ＪＫフリップフロップ６
１２のＪ端子がロウレベルとなる。さらに、ＡＳ信号１
４０、ＭＲＤ信号１３０もしくはＭＷＤ信号１３１がハ
イレベルとなると、ＪＫフリップフロップ６１２の口端
子がパイレベルとなる。なお、イネーブル信号１６１は
、ＭＷＲ信号１３１がロウレベルとなり、かつ、イネー
ブル信号１６０がロウレベルとなっている時、ロウレベ
ルとなる。ラッチ信号１６２は、ＭＲＤ信号１３０がロ
ウレベルとなり、かつ、ＪＫフリップフロップ６１２の
Ｊ端子がハイレベルになっている時、ハイレベルとなる
。

ラッチイネーブル信号１６３は、ＭＲＤ信号１３０がロ
ウレベルとなり、かつ、ＤＴＡＣＫ信号１３２がロウレ
ベルとなっている時、ハイレベルとなる。

このように、バス権制御部６は、比較的簡単なゲート回
路で構成することができる。また、ＤＭＡＣ２は、従来
と変わることなく各種制御信号を受入れるため、ＤＭＡ
Ｃ２が特別な動作をする必要がない。

本発明は、以上の実施例に限定されない。

バス権制御部６、バス権調停部７は、各種制御信号を受
入れ、また出力する構成の回路ならば、どのような回路
構成でも構わない、また、それぞれ個別に構成するので
なく、−まとめにしたものでも構わない。この場合、バ
ス権制御部６とバス権調停部７とを制御バスを用いて接
続する必要がなくなる。

以上説明したように、ＤＭＡＣ２が共通バス１００を専
有するのは、共通バス１００上にデータを送出する間の
み、であるため、不必要な専有を防止することができる
。

（発明の効果）以上の構成の本発明のデータ転送制御方式は、共通バス
を専有することなく入出力制御部にデータ転送の準備を
開始させるため、共通バスを専有したまま、入出力制御
部の準備完了を待つようなことがない、このため、共通
バスの専有をデータ送出時のみに限定することができる
ので、共通バスの使用を高効率で行なうことができる。

【図面の簡単な説明】

第１図は本発明のデータ転送制御方式を実施した回路の
ブロック図、第２図は従来のデータ転送制御方式に係る
回路のブロック図、第３図は従来のデータ転送制御方式
の動作を示すタイムチャート、第４図は入出力制御部か
ら記憶装置へのＤＭＡ転送を行なう場合のタイムチャー
ト、第５図は記憶装置から入出力制御部へのＤＭＡ転送
を行なう場合のタイムチャート、第６図は本発明に係る
バス権調停部のブロック図、第７図は本発明に係るバス
権制御部の回路図である。２・・・ダイレクト・メモリ・アクセス・コントローラ。３・・・入出力制御部、４・・・記憶装置、５・・・コ
マンド制御部、６・・・バス権制御部、７・・・バス権
調停部、８・・・ラッチ・バッファ、９・・・ラッチ回
路、ｌＯ・・・マイクロプロセッサ、１００・・・共通
バス、２００・・・ローカルバス。特許出願人　沖電気工業株式会社

Claims

【特許請求の範囲】共通バスの使用権制御を行なうバス権調停部と、前記共通バスを使用してデータ転送制御を行なう、ダイ
レクト・メモリ・アクセス・コントローラと、このダイレクト・メモリ・アクセス・コントローラと、
前記バス権調停部との間に挿入され、前記ダイレクト・
メモリ・アクセス・コントローラのバス使用権要求を制
御するバス権制御部とを備え、記憶装置を用いたデータ転送を実行するために、ダイレ
クト・メモリ・アクセス・コントローラがバス権制御部
へ仮のバス使用権要求を行ない、前記バス権制御部は、前記ダイレクト・メモリ・アクセ
ス・コントローラに対し、仮のバス使用権許可を出力し
て入出力制御部のデータ転送準備を開始させ、前記バス権制御部が、前記入出力制御部から前記データ
転送準備の完了通知を受けると、前記バス権制御部がバス権調停部に対し、バス使用権要
求を行ない、前記バス権調停部が前記バス権制御部に対してバス使用
権許可を出力して、前記ダイレクト・メモリ・アクセス
・コントローラによる前記データ転送を実行することを
特徴とするデータ転送制御方式。