JPS63115260A - 高優先順位ソ−スによるグロ−バルメモリへのインタ−リ−ブ式アクセス - Google Patents
高優先順位ソ−スによるグロ−バルメモリへのインタ−リ−ブ式アクセスInfo
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の分野
本発明は、第１ソースがグローバルＲＡＭ１アクセスす
る絶対的な優先順位を有しておシ、他のプロセッサがこ
のグローバルＲＡＭに対する低い優先順位のアクセスを
有している場合のシステム、に生じるバス争奪状態をイ
φ裁するための装置及び方法に関する。 発明の背景 デジタル信号プロセッサ、例えば、この特許譲受人の現
在市販している５ｐｖｘｏｏｒアダプタプル信号処理ボ
ード」は、種々の機能、例えば、スはクトル分析、デジ
タルロ波、相関、コンポルージョン、及びマトリクス反
転を達成するための高速処理を可能にするプログラム可
能な機能を提供している。このデジタル信号処理ボート
ゝは、普及している「ＶＭＥバス」と直接互換性がある
。 斯かる製品は、極端に高い速度で作動しなければならず
、できるだけコストが低く及び寸法も小さくなければな
らない。この目的のために、斯かる製品は、ＶＭＥバス
と、デジタル処理ボート９の内部マイクロプロセッサと
、及び基本的にはＤＭＡ（直接メモリアクセス）制御装
置である入力／出力ポート制御装置との間のバス争奪状
態の最適化仲裁を行なって、比較的低いコストでもって
高速オはレーションを可能にするようにしなければなら
ない。この５ＰＶ１００デジタル信号処理ボードは、デ
ータ・メモリ及び別のＩ１０メモリを必要としている。 この要求条件によって、コスト及び複雑性が、この製品
の使用によって達成可能な機能性に対して所望される程
度な越えて上昇する。 明細書の浄書（内容に変更なし） 更に、ＶＭＥバスは、データ・メモリ乞たやすくモニタ
することができず、そしてそのＩ１０メモリは、５ＰＶ
１００デジタル処理ボート８の内部マイクロプロセッサ
（ＴＭＳ３２０１０）によってたやすくアクセス可能あ
るいはモニタ可能となっていない。 共通のあるいはグローバルのメモ＋Ｊ ’に複数の別々
のプロセッサによってアクセスできるようなシステムを
提供することは一般的であるが、このようなシステムは
一般的に、１つのプロセッサがグローバルメモリンアク
セスしている場合は他のプロセッサはグローバルメモリ
ンアクセスできないというグローバルメモリに対するア
クセスを均等に分ける技術を用いるか、あるいは現在グ
ローバルメモリンアクセスしている低優先順位プロセッ
サを中断させ、このプロセッサに割込みサブルーチンを
実行させそしてより優先順位の高い要求側プロセッサに
グローバルメモリへのアクセスχ許容するという複雑な
優先順位割込みシステムが用いられてきている。これら
の技術及び関連の回路は、複雑であるため、ＶＭＥバス
にプラグでき且つデジタル信号プロセッサボードとの間
でのデータの早い入力及び出力を達成することのできる
低コストで、高速のデジタル信号処理ボードを提供する
という目的を達成するには適当でない。 発明の要約 従って１本発明の目的は、複数の優先順位の低いプロセ
ッサ又はソースによってもアクセスすることのできるグ
ローバルＲＡ￥に対し、優先順位の高いプロセッサ又は
ソースがアクセスするための効率的な装置及び方法を提
供することにある。 本発明の別の目的は、複数の異なったソースの内の１つ
が、複雑な優先順位仲裁システムを用いることなしに常
にグローバルＲＡＭをアクセスすることのできる。複数
の異なったソースによってアクセス可能なグローノ；ル
ＲＡＭを含むシステムを提供することにある。 本発明の別の目的は、別々のＩｌｏ及びデータ・メモリ
の必要性を避け、しかもＶＭＥバス及び高速Ｉ１０ポー
トにインターフェースした時に高速度でもって作動する
デジタル信号プロセッサを提供することにある。 簡単に述べると、本発明の１つの実施例によれば、本発
明は、デジタル処理回路であって、マイクロプロセッサ
・アトゝレスバス及びマイクロプロセッサ・データバス
に結合されたマイクロプロセッサ、入力／出力バスに結
合された入力／出力制御装置、 グローバル・アト８レ
スバス及ヒクローバル・データバスに結合されたグロー
バルメモリ、外部プロセッサに結合された外部データバ
ス及び外部アドレスバス、上記マイクロプロセッサ・バ
ス、上記入力／出力バス、及び外部データバスをそれぞ
れ上部グローバル・データバスに選択的に結合する第Ｉ
、第２及び第３の別々に選択可能なトランシーバ回路、
上記マイクロプロセッサ・アトゝレスバス、上記入力／
出力バス及び上記外部アドレスバスｔそれぞれ上記グロ
ーバル・アドレスバスに選択的に結合する第Ｉ、第２、
及び第３のアドレスバッファ回路、乞含むデジタル処理
回路を提供する。このマイクロプロセッサは、グロー明
細書の浄書（内容に変更なし）オ２−矛２７咲パルメモ
リｔアクセスすることを試みるために第１バス要求信号
を発生する。この第１バス要求信号は、仲裁ネットワー
クに入力される。この仲裁ネットワークは、グローバル
メモリが入力／出力制御装置によってアクセスされてい
ない場合に第１バス許容信号を発生し、そしてグローバ
ルアクセス制御回路は、第ルディ信号７発生してこの信
号は第１導体でマイクロプロセッサに導かれ。 マイクロプロセッサは次に、この第１プロセッサによる
グローバルメモリのアクセスを実施させるために第１イ
ネーブル信号及び第１書込み信号を発生する。入力出力
制御装置は、グローバルメモリをアクセスしたい場合、
第２バス要求信号？発生する。仲裁ネットワークは、グ
ローバルメモリがＴＪ［マイクロプロセッサによってア
クセスされていない場合に、第２バス許容信号を発生す
ることによりその第２バス要求に応答する。グローバル
アクセス制御回路は、第１レディ信号乞第２導体に発生
し、この信号を入力／出力制御装置に導き、この制御装
置は、第２イネーブル信号及び第（２４Ｊ Ｚｆ込牟侶方χ％生し又、大力／出力制御装置によるグ
ローバルメモリのアクセスを実施させる。 外部バスがグローバルメモリに対するアクセスを要求す
る場合、外部バスによって生成されたアドレスが復号化
されて、マイクロプロセッサ又ハＩ１０制御装置による
グローバルメモリの任意の進行中のアクセスと同期して
第３バス要求信号を発生する。マイクロプロセッサがグ
ローバルメモリをアクセスしている場合、その第３バス
要求信号によって、グローバルアクセス制御回路は、マ
イクロプロセッサによるグローバルメモリのアクセスと
同期して第１導体に第１待機信号を発生し。 これは、マイクロプロセッサが第１イネーブル信号と第
１書込み信号χ発生するのを停止させ、そして第３イネ
ーブル信号及び第３書込み信号を発生させて、これによ
ジグ占−バルメモリへの外部プロセッサによるアクセス
サイクルとマイクロプロセッサによるグローバルメモリ
のアクセスのインターリ−ピングを実施する。グローバ
ルアクセス制御回路は、入力／出力制御装置によるグロ
ーバルメモリのアクセスとＩ！ｒ１期し″’Ｃ第２４体
に第２待機信号奮発生して、これにより入力／出力制御
装置が第２イネーブル信号と第２書込み信号を生成する
のを停止させる。グローバルアクセス制御回路は次に、
第３イネーブル信号及び第３書込み信号を一生して、外
部プロセッサによるグローバルメモリへのアクセスサイ
クルと入力／出力制御装置によるグローバルメモリのア
クセスとのインターリ−ピングを実施する。 発明の説明 ここで図面について参照し、先ず筒１図７見ると、デジ
タル信号プロセッサ１は、ＶＭＥバス２を含んでいる。 当業者は、ＶＭＫバス構造が広く用いられていることを
了解している。ＶＭＥバス構造は、１６個のデータバス
導体、２３個のアドレスバス導体、及び種々めストロー
ズ信号を含んでいる。ＶＭＥバス２は、外部プロセッサ
（図示せず）に接続されている。 本発明によると、第１図のデジタル信号プロセッサは、
ＶＥＭデータバス・トランシーバ４によってＶＭＥバス
２に選択的に結合され、ＶＭＥデータバス・トランシー
バ４は、ＶＭＥバス２のデータ導体を「局部ＶＭＥデー
タバス」５に結合している。ＶＭＫデータバス・トラン
シーバ４は、幾つかの標準的なバッファチップ、例えば
、Ｄｏ−Ｄ１５ ＶＭＥデータバス導体に対してフェア
チャイルド社によって製造された５Ｎ７４Ｆ２４５’！
’含むこともできる。局部ＶＭＥデータバス５の導体は
。 トランシーバ６（ＲＣＡ製造の一対の７４ＨＣＴ２４５
集墳回路であシ得る）及び導体７によってマイクロプロ
セッサ・データバス８の対応のデータバス導体に選択的
に結合される。局部ＶＭＥデータバス５の導体はまた。 トランシーバ２１（−対のＲＣＡ７４ＨＣＴ２４５集積
回路であシ得る）によってグローバル・データバス１９
に選択的に結合される。グローバル讐データバス１９の
１６個の導体は、トランシーバ１８によってマイクロプ
ロセッサ・データバス８の１６個の導体に選択的に結合
される。 グローバル・データバス１９０１６個の導体はまた、ト
ランシーバ２２（一対の７４ＨＣＴ２４５集積回路であ
り得る）によってＩ１０制御装置バス３５に選択的に結
合され、このＩ１０制御装置バス３５は、１６個のデー
タ／アトゝレス導体、及び３個の制御導体、即ちＤＳ（
データストロ−））、ＡＳ（アドレスストロ−））、及
びＲ／Ｗつ（読出し一書込み）を含んでいる。（ここで
銘記すべきことは、出願人によって用いられているプリ
ンタが、重ね打ち能力を有していないため、傘がついた
種々の名前は、論理補数７表わすということである。） グローバル・データバス導体１９は、グローバルＲＡＭ
２０のデータ端子に接続されており、これらのデータ端
子は、各１６ビツトの３２，７６８（即ち３２Ｋ）個の
ワード暑含み得る。グローバルＲＡＭ２０は、８個のＮ
ＥＣ４３６２１６ＫＸ４スタチックＲＡＭ集積回路を含
んでいる。 クローバルＲＡＭ２０のアドレス入力は、グローバル・
アドレスバス３７の１４個の導体に接続されている。グ
ローバル・アビレスバス３７は、明細書の浄書（内容に
変更なし） バッファ３６（ＡＭＤ（アドバンスト・マイクロデバイ
セス）製造の７４Ｆ２４４集積回路バッファ及びＡＭ２
９８２７ ２０ビツトバツフアを含み得る）によってマ
イクロプロセッサ・アドレスバス３４に選択的に結合さ
れ、マイクロプロセッサ・アドレスバス３４は、１６個
のアドレス導体を含んでいる。グローバル・アドレスバ
ス３７はまた、バッファ３９（２つの７４ＨＣＴ３７４
集積回路を含み得る）によらてＩ１０制御装置バス２３
０１４個の導体に選択的に結合される。グローバル・ア
ゾレスバス導体３７はまた。バッファ３８（ＡＭ２９８
２７集積回路及び７４ＨＣＴ２４４集積回路を含み得る
）によって「局部ＪＶＭＥアＰレスバス３２に選択的に
結合される。局部ＶＭＥアドレスバス３２は、バッファ
３３ （ＡＭ２９８２７集積回路バッファ及びＨｅＴ２
４４集積回路を含み得る）によってマイクロプロセッサ
・アドレスバス３４に選択的に結合される。局部ＶＭＥ
アドレスバス３２はまた、ＶＭＫアｒレス復号器及び制
御回路３０ （ＡＭ２９８２１及び７４ＡＬＳ２４４及
明細店、の浄書（内容に変更なし） び７４ＬＳ６８２を含む幾つかの標準バッファを含む）
によってＶＭＥバス２の１６個のアドレス導体に結合さ
れている。 ブロック３０における制御回路の幾つかは、当業者によ
って定例的に提供され得る種々のクロック、チップ選択
及びタイミング信号７表わすために、参照数字１６によ
って全体的に示されている複数の種々のボード制御回路
を発生する。これらのクロック、チップ選択及びタイミ
ング信号の幾つかは、この後、第２図参照の所で説明す
る。 ＶＭＥバス２はまた、割込み回路２９に結合されておシ
、この割込み回路２９は、本発明の主題ではないが、完
壁を期すために第１図に含まれている。 デジタルプロセッサ１は、テキスト・インスツルメンツ
社製のＴＭＳ３２’″ｏ２０「リミテッド９・インスト
ラクシ目ンセット」マイクロプロセッサであシ得る１６
ビツト高速マイクロプロセッサ９を含んでいる。マイク
ロプロセッサ９の１６個のアドレス出力ＡＯ−Ａ１５は
、マイクロプロセッサ・アドレスバス３４に接続されて
いる。マイクロプロセッサ９のデータ端子Ｄｏ−Ｄ１５
は、マイクロプロセッサ・データバス８の対応の導体に
接続されている。 ＴＭ８３２０２０マイクロプロセッサ９の機能は、その
プログラムメモリに記憶されたその命令セットによって
定められている。ＴＭＳ３２０２０は、ＥＰＲＯＭ モ
ニタ１Ｉ、バイポーラ・プログラマブル読出し専用メモ
リ１２、又は外部プログラムＲＡＭ １３からのコート
９を実行することができる。 マイクロプロセッサ９によって実行されるべきプログラ
ムは、マイクロプロセッサ９による実行のためにＶＭＥ
バス２からダウンロードされ得る。 マイクロプロセッサ９は、任意の時間においてマイクロ
プロセッサ９により内部的にアクセスすることができる
内部データＲＡＭ−ｊ＜含んでいる。 マイクロプロセッサ９は、この後説明するように、グロ
ーバルＲＡＭ２０の任意のアクセスに進む前にＲＥＡＤ
Ｙ信号を待機する。マイクロプロセッサ９は、グローバ
ルＲＡＭ２０へのアクセス乞要求するために５ＸＦ（外
部フラグをセット）命令を実行し、その要求したアクセ
ス乞完了するト、マイクロプロセッサ９は、ＲＸＦ（外
部フラグを解放）命令を実行することによりグローバル
データ及びアト８レスバスを解放スる。 ［局部ＪＲＡＭ１０ （８個のＮＥＣ４３６２スタチッ
クＲＡＭチップを含み得る）は、マイクロプロセッサ・
アドレスバス３４とマイクロプロセッサ・データバス８
との間に結合されている。これもまたマイクロプロセッ
サ・アドレスバス３４とマイクロプロセッサ・データバ
ス８との間に結合されている電気的にプログラム可能な
読出し専用メモリ（ＥＰＲＯＭ）１１は、ソフトウェア
モニタ７含んでおり、これは、イエイン・ハスウェルス
ミス（工ａｉｎ Ｈａｅｗｅｌｌ−８ｍｉｔｈ）による
「ソフトウェアモニタにおけるブレークポイントを提供
し且つ取り扱うだめの方法及び装置」と題する同時係属
中の特許出願の主題である。尚、この特許出願は１本開
示の完壁を期すために参照として引用されている。 バイポーラ・プログラマブル読出し専用メモリ（ＦＲＯ
Ｍ） １２ （富士通製造の一対のＭＢ７１４４１２Ｐ
ＲＯＭを含み得る）はまた、マイクロプロセラササ・ア
ト８レスバス３４とマイクロプロセッサ・データバス８
との間に結合されている。別のボート８上の別のプログ
ラムメモリ１３はまた、マイクロプロセッサ・アトゝレ
スバス３４とマイクロプロセッサ・データバス８との間
に結合できる。外部端末装置によるデジタル信号プロセ
ッサ１へのアクセスは、Ｒ８２３２Ｃ端末ポート１５に
よって達成できる。ホストコンピュータは、Ｒ８２３２
Ｃホストポート１４を経由してデジタル信号プロセッサ
１にアクセスすることができる。ホード選択は、マイク
ロプロセッサ・アトゝレスバス３４の特定の導体を復号
するブロック３５によって達成できる。 デジタル信号プロセッサ１からのデータのブロックの高
速出力は、出力４−トＦＩＦ○（先入れ先出し）バッフ
ァ２７によって実施することができ、バッファ２７は、
Ｉ１０制御装置バス２３に結合されている。ＦＩＦ○バ
ッファ２７は、インチグレイチット９・デバイス・テク
ノロジー社による一対のＩＤＴ７２０１ 集積回路な
含み得る。高速入力ポート２８もまた、Ｉ１０制御装置
バス２３に接続されている。入力ホート回路２８は、フ
ェアチャイルド８社製造の一対の７４Ｆ３７４ 集積
回路ラッチを含み得る。ＡＭＤ製造のＵＤＣ９５１６Ｄ
ＭＡ制御装置チップが可能なＩ１０ポート製御装置２６
は、工１０制御装置バス２３に結合されている。トラン
シーバ２５は、マイクロプロセッサ・データバス８をＩ
１０制御装置ハス２３のデータ導体に選択的に結合する
。Ｉ ／ Ｏ＄−ト制御装置２６の機能は、データ・ズ
ロック７グローバルＲＡＭ２０と高速入力及び出力ポー
ト２７及び２８との間で転送することである。このデー
タ転送は、その内部局部データメモリを実行し且つ使用
するマイクロプロセッサ９と独立して実行することがで
きる。 Ｉ１０ポート制御装置２６は、一連の内部レジスタによ
ってプログラムされるが、このうちの２つのレジスタだ
けを、即ち、そのマスターモート９ ゛・レジスタ（Ｍ
ＭＲ） 及び各チャンネルのチェーン・アトゝレスレ
ジスタ（ＣＡＲ）を、そのポートＤ及びＥ−７経由して
マイクロプロセッサ９によってプログラムするだけでよ
い。各制御装置チャンネルに対してテーブルがグローバ
ルＲＡＭ２０内に構成され、このテーブルは、マイクロ
プロセッサ９によって命令されると工１０ポート制御装
置２６によりグローバルＲＡＭ２０からロートゝされる
。 本発明によると、ＶＭＥバス２は、グローバル・データ
メモリ２０’＆任意の時間においてアクセスすることが
できる。これは、グローバルＲＡＭ２０へのＶＭＥバス
アクセスｔマイクロプロセッサ９又はＩ１０ポート制御
装置２６によるグローバルＲＡＭ２０への任意の進行中
のアクセスと「インターリーブ」するために、そのマイ
クロプロセッサ９又はＩ１０ポート制御装置２６による
グローバルＲＡＭ２０の斯る進行中のアクセスに待機状
態ン挿入することにより達成される。マイクロプロセッ
サ９と工／○ポート制御装置２６は両方とも、ハートゝ
ウェア要求入力を有しておシ、これら入力は、許容され
ると、それらがグローバルメモリ２０？アクセスするの
ｔ可能にする。斯かるアクセスが第２図の仲裁ネットワ
ーク５３によりマイクロプロセッサ９又はＩ１０ポート
制御装置２６に対して許容されると、待機状態がＶＭＦ
。 バス２によるグローバルメモリ・アクセスの結果として
生じない限シ、全ての結果として生じるグローバルメモ
リ２０へのアクセスが、「ゼロ」待機状態で進む。 次に第２図７参照する。参照数字２９は、第１図のシス
テムに含まれている制御及びバス仲裁回路（そのブロッ
ク図には図示されていない）を示しており、これにより
マイクロプロセッサ９又はＩ１０バス制御装置５５がグ
ローバルＲＡＭ２０にアクセスしている時にＶＭＥバス
２によるグローバルＲＡＭ２０の「インターリーブ」さ
れたアクセスを実施する。第２図の回路はまた、ＶＭＥ
バス２がグローバルＲＡＭ２０にアクセスしてい々い時
に、マイクロプロセッサ９又はＩ１０バス制御装置５５
によるグローバルＲＡＭ２０のアクセスを実施する。 バス仲裁及び制御回路２９は、第１図のゾロツク３０内
に含まれているＶＭＥインターフェース回路４３を含ん
でおり、回路４３は、ＶＭＥバス２のＢＳ（ボートゝ選
択）、ＤＳ（データ選択）、Ａ１６．Ａ１７及びＷＲＩ
ＴＥ導体を、導体４４からＶＭＥ−グローバルＲＡＭタ
イミングＰＡＬ（プログラムトゝ・アレイ論理）回路４
５に接続しテイル。導体４４は、ＢＳｏ、Ａ１６及びＡ
１７及びＤＳ”信号？運ぶが、これらの信号は、ＶＭＥ
バス２によるグローバルＲＡＭ２０へのアクセスの要求
を示しており、この要求は、グローバルＲＡＭ２０に対
するアクセスの絶対優先順位を有している。ＶＭＥアト
ゝレスバスの導体の幾つが、即ちＢＳ”、Ａ１６．Ａ１
７及びＤＳｏは、そのバス要求信号な発生するために復
号化される。 これ以後［タイミングＰＡＬ４５Ｊと呼ぶグローバルＲ
ＡＭタイミングＰＡＬ４５は、モノリシッ明細書の浄書
（内容に変更なし） り拳メモリーズＰＡＬ１６８Ｒ８Ａプログラムド・プレ
イ論理チップであシ得るが、このチップの入力及び出力
は、第３図によシ詳細に示されている。 本明細書に添付されている付録Ａは、グローバルＲＡＭ
タイミングＰＡＬ４５が本発明の動作を実施するためど
のようにプログラムされているかを示している。Ｄ’Ｅ
ＡＣＫｔｘ（データ肯定応答）と呼ばれる信号は、タイ
ミングＰＡＬ４５から導体４４ｔ−経由してＶＭＥバス
２に伝送される。 ＤＴＡＣＫａが活性である時は、データがデジタル信号
ボート９に書き込まれたか、あるいはデータがＶＭＫバ
スによシデジタル信号ボーｒから読み出されるレディ状
態にあることｔ意味する。 グローバルＲＡＭタイミングＰＡＬ４５は、導体４６に
ＧＭＥＭ” （グローバルメモリ）信号を生成する。 ＧＭＥＭｏは、導体４４によって運ばれた上記のＶＭＥ
バス要求に応答して生成され。 そしてモノリシック・メモリーズＰＡＬ２０Ｒ４Ａプロ
グラムトーアレイ論理チップであり得るグローバルＲＡ
ＭアクセスＰＡＬ４７ へ入力として供給される。付録
Ｂは、グローバルＲＡＭアクセスＰＡＬ４７ が、本発
明に従っていかにプログラムされているかを示している
。 − グローバルアクセスＰＡＬ４７ が受けるＣＭＥＭ”
信号は、第６図及び第７図のタイミング図に示されてい
る各メモリサイクルの期間中、ＲＥＡＤＹ導体４７ある
いはＷＡＩＴ導体４８のどちらかに加えられるべき待機
状態乞生成する。 活性ＲＥＡＤＹ信号は、導体５４におけるＰＣＢ（プロ
セッサ許容バス）信号がマイクロプロセッサ９がグロー
バルＲＡＭ２０？アクセスしているということ７意味す
る活性し梗ルにある場合、グローバルアクセスＰ Ａ’
Ｌ ４７によって導体４７Ａに生成される。不活性ＷＡ
ＩＴ信号は、導体６０にＢＡＣＫ（Ｉｌｏ、Ｊ−ト制御
装置バス肯定応答）信号が、Ｉｌｏｙｇ−ト制御装置２
６が現在グローバルＲＡＭ２０にアクセスしていること
？示す活性レベルにある場合、グローバルＲＡＭアクセ
スＰＡＬ４７によって導体４８に生成される。 ＲＥＡＤＹ信号の活性レベルによって、マイクロ明細書
の浄書（内容に変更なし） フロセッサ９け現在のサイクルの期間中オはレーション
を停止し、そしてＷＡ工Ｔ信号の不活性レベルによって
、Ｉ１０ポート制御装置２６は、現在のサイクルの期間
中そのオペレーションを停止する。 第２図のバス仲裁及び制御ネットワークは、マイクロプ
ロセッサ９又は工１０ボート制御装置２６からのグロー
バルＲＡＭアクセス要求を斯かる要求χ最初に行なった
方に許容する。許容されたグローバルＲＡＭアクセス要
求が不活性になった時にのみ、これらの内の他方は初め
て、グローバルアドレスバス及びデータバスの制御を得
ることができる。 マイクロプロセッサ９が、グローバルＲＡＭ２０へのア
クセスを要求したい場合、５ＸＦ（外部フラグセット）
命令を実行することによｆｉＸＦフラグ信号を活性レベ
ルにセットする。このバス要求の結果、グローバルアド
レス及びデータバスが工１０制御装置２６によって用い
られていない場合に第２図の仲裁ネットワーク５３がマ
イクロプロセッサ９にアクセスを許容し、この場合、Ｐ
Ｂ ’Ｇはその活性レベルにセットされ、グローバル
アクセスＰＡＬ４７へ入力として与えられ、これにより
、導体４７ＡのＲＥＡＤＹ 信号がその活性レベルに
セットされる。これは、Ｐ（：、Ｅ”−及びｐ ｃｗａ
の適当なしはルを発生させ、これによりバッファ３６及
びトランシーバ１８Ｙイネーブルして、マイクロプロセ
ッサ・アドレスバス３４をグローバルアクセスバス３０
に且つマイクロプロセッサ・データバス８をグローバル
・データバス１９に結合させろ。ＰＣ，Ｅ”及びＰＧＷ
ｏは、グローバルＲＡＭにバッファされる。「マイクロ
待機」状態が進行している時、それらバッファは、ＰＧ
Ｅθ及びＰＧＷ”信号なＶＭＥバスンースから来るよう
に切シ換えて流す。 グローバルアクセスＰＡＬ４７は、マイクロプロセッサ
９のプログラムメモリにこのように挿入される待機状態
の数を制御するようにプログラムされている。ＴＭＳ３
２０２０への待機状態の挿入は、単に「その場でマイク
ロプロセッサを停止」させるだけであシ、即ち、マイク
ロプロセッサ９による全ての内部活動を即座に停止させ
る。ＰＧＥ”及びｐｃｗｏ信号は、そのバッファ入力に
留まる。 ＲＥＡＤＹは、各サイクルの期間中マイクロプロセッサ
９によって一度サンプルされる。ＲＥＡＤＹが依然とし
て低状態にある場合、マイクロプロセッサ９は、これを
次のサイクルで再びサンプルする。 斯くして、このように挿入されたＲＥＡＤＹ及び待機状
態は単に、ＶＭＥバスがグローバルＲＡＭ２０にアクセ
スしたい場合にマイクロプロセッサ９を停止させるだけ
である。 同様にして、■１０ポート制御装置２９が、グローバル
ＲＡＭ２０へのアクセスを要求したい場合、ＢＲＥＱ信
号を導体５８に発生する。このバス要求の結果、グロー
バルアドレス及びデータバスがマイクロプロセッサ９に
よって用いられていない場合、第２図の仲裁ネットワー
ク５３は、Ｉｌｏ、］］′？−ト制御装置２にアクセス
を許容し、この場合、ＢＡＣＫ （バス肯定応答）がそ
の活性し明細書の浄書（内容ｊこ変更なし） ベルにセットされそしてグローバルアクセスＰＡＬ４７
へ入力として与えられる。これは、導体４８のＷＡＩＴ
信号に不活性レベルｔとらせ、これにより、Ｉ１０ボー
ト制御装［２６は、ＵＧＥＯ及びＵＧＷ”信号を発生し
、これらの信号は、バッファ３９及びトランシーバ２２
をイネーブルして、工１０制御装置バス２３’にグロー
バルアドレスバス３９及びグローバルデータバス１９に
それぞれ結合させる。 ｖＭＥバス２が、グローバルＲＡＭ２０ヘアクセス要求
？行うと、タイミングＰＡＬ４５は。 ＧＭＥＭ”’ｌ活性にし、これは、メモリアクセスＰＡ
Ｌ４７ へのＶＭＥグローバルＲＡＭバス要求入力！表
わしている。 ＶＭＥｉ求信号ＧＭＥＭ＊が、第６図及び第７図のタイ
ミング図に示されているように既にグローバルＲＡＭア
クセスしているマイクロプロセッサ９又はＩ１０バス制
御装置５５プロセッサに同期化されていると、これも第
６図及び第７図に示されているように、開始アクセス信
号５ＴＲＴＡ（３８は活性状態になる。この信号は直接
、局部ＶＭＥアドレスバス及び局部ＶＭＥデータバスケ
グローバル・アト８レスバス及びグローバル・データバ
スに結合しているバッファ３８及びトランシーバ２１を
それぞれ制御する。 待機状態は、一方ＶＭＥバス２がグローバルＲＡＭ２０
にアクセスしている間にマイクロプロセッサ９又はＩ１
０バス制御装置５５の一方がグローバルＲＡＭ２０にア
クセスしようと試みている場合のみ、グローバルＲＡＭ
アクセスＰＡＬ４７によってマイクロプロセッサ９又は
Ｉ１０バス制御装置５５に挿入される。特定のＶＭＥア
クセスが生じている間に仲裁ネットワーク５３によって
マイクロプロセッサ９又はＩ１０ポート制御装置２６に
許容されるアクセスの如何なる変化も、そのＶＭＥアク
セスが終了するまで停止させられる。 ダ°ローバルＲＡＭアクセスＰＡＬ４７は、ＲＥＡＤＹ
導体４７又はＷ、Ａ Ｉ Ｔ導体４８に上記の待機状態
を発生し、次に導体６１に活性レベルの５ＴＰＴＡＣ８
（開始アクセス）信号を発生するようにプログラムされ
ている。導体６１のこの５ＴＰＴＡＣ８信号は、グロー
バルＲＡＭタイミングＰＡＬ４５ へ入力として与え
られ、これにより、グローバルＲＡＭタイミングＰＡＬ
４５ は第６図及び第７図のタイミング図に示されて
いるように、導体６２にイネーブル信号ＶＧＥθをそし
て導体６３に書き込み信号Ｖ［Ｗ傘を発生してトランシ
ーバ２１及びバッファ３８￥選択的にイネーブルし、こ
れによりＶＭＥバスがグローバル・アト８レスバス３７
及びグローバル・データバス１９馨経由してグローバル
ＲＡＭ２０にアクセスし且つグローバルＲＡＭ２０にお
ける読出し又は書込みオＲレーションを実行できるよう
にする。 また、トランシーバ６及びバッファ３３は同時にディス
エーブルされて、これによりＶＭＥバス２からプロセッ
サ・データバス８及びプロセッサ・アドレスバス３４を
分離する。 第２図における仲裁ネットワーク５３の詳細は。 第５図の回路に示されているが、これは、入力６１ＫＳ
ＴＲＴＡＣ８ｏ信号’に且）導体４６ＫＧＭＥＭ”信号
を受ける２入力ＡＮＤゲート８０乞含んでいる。図示さ
れていない３番目の入力は、ＴＭＳ３２０２０によって
発生される５メガヘルツ・クロック信号である。ＡＮＤ
ゲート８０の出力は、２つのＤ型フリップフロップ８１
及び８２（ＨＣＴ７２であり得る）のクロック入力に接
続されている。フリップフロップ８１は、そのＤ入力に
おいて導体５８のＢＲＦ、Ｑ（Ｉ１０ポート制御装置バ
ス要求）信号を受けそしてそのＱ出力信号を生成し、こ
の信号は復号器８３のＢ入力に与えられ、との復号器８
３は、２：４復号器である。 フリップフロップ８２のＤ入力は、導体５１のＸＦ（マ
イクロプロセッサ・バス要求）信号を受け、復号器８３
のＡ入力に与れられろＱ出力を生じる。復号器８３のＹ
Ｏθ出力は、インバータ８５によって反転され、別の復
号器８６のイネーブル入力に与えられろ。復号器８６の
Ａ入力は、２入力ＮＡＮＤゲート８４の出力に接続され
ており、このゲート８４は、導体８４のＹｌｏ及び傘 Ｙ３ 出力を受ける。復号器８３のＹ２°出力は、フリ
ップフロップ８２のクリア入力に接続されている。 復号器８６のＹＯｏ出力は、インバータ８７によって反
転され、２入力ＡＮＤゲート８８の一方の入力に与えら
れ、このゲート８８の他方の入力は、導体５８のＢＲＥ
Ｑ信号を受ける。２入力ＡＮＤゲート８８は、導体６０
にＢＡＣＫ（バス肯定応答）信号７生成する。復号器８
６のＹｌ。 出力は、インバータ８９によって反転され、インバータ
８９は、導体５４にＰＧＢ信号信号酸生成。 ここで銘記すべきことは、ＢＡＣＫ及びＰＧＢ信号は、
「リソース使用可能」フラグとして考えろことができろ
ことである。一般的に、マイクロプロセッサ９及びＩ１
０ポート制御装置２６等の多数の異なった可能な要求側
回路が共通にアクセス可能なリソース（例えばグローバ
ルＲＡＭ２Ｑ）によってそのようなリソース使用可能フ
ラグが１つだけ発生される。昨１つのリソース使用可能
フラグだけが存在する場合、各要求側デバイスは、唯１
つのリソース使用可能フラグを「見て」、リソースへの
アクセス？要求し１次にこの唯１つのリソース使用可能
フラグχ再び「見て」、これにより要求側回路がこのリ
ソースへのアクセスＶ首尾よく得たか否かを見なければ
ならない。しかしながら、第５図に示されている仲裁シ
ステムは、２つのリソース使用可能フラグ、即ちＢＡＣ
Ｋ及びＰＧＢ’ｌ提供している。従って、マイクロプロ
セッサ９及びＩ１０ポート制御装置９はそれぞれ。 グローバルＲＡＭ２０に対するアクセス乞要求し。 それ自身のリソース使用可能フラグ、即ちＢＡＣＫ又は
ＰＧＢに応答するだけでよい。これは、マイクロプロセ
ッサ９及び１．／ Ｏポート制御装置２６へのソフトウ
ェア要求？低減し、システム速度χ上昇させる。 斯くシテ、グローバルＲＡＭ２０へのアクセスは、Ｉ１
０制御装置バス入力／出力ホートとマイクロプロセッサ
９との間で仲裁される。グローバル・アドレスバス及び
グローバル・データバスへのアクセスが一旦どちらかに
許容されると、グローバルバス要求が除去されるまでデ
ータ転送は全速度で進行する。マイクロプロセッサ・バ
ス要求は、ソフトウェア命令によってセットされ、工１
０ポート制御装置バス要求は、マイクロプロセッサ９か
らの指令及びＩ１０バス制御装置２６に含まれるソフト
ウェアによってセットされる。マイクロプロセッサ９は
、Ｉ１０ポート制御装置２６の諸４−トの状態を読み出
し、データが転送されるよう待機している時を決定する
ことができる。 マイクロプロセッサ９は、次に、転送を開始し、それが
工／○ホード制御装置２６からの割込みを受けるまでそ
れ自身の内部タスクを継続することができる。この割込
みは、特定の数のワードがグローバルＲＡＭ２０に転送
されておりそして処理されるのを待機していることをマ
イクロプロセッサ９に告知する。斯くして、マイクロプ
ロセッサ９は、グローバルメモリに対する完全な制御、
及びそのソフトウェアにおいてプログラムされたメモリ
に対するアクセスを有する。 ＶＭＥバス２は、上記のアクセス技術、即ち。 そのグローバルＲＡＭバス要求が現在特定の瞬間におい
てグローバルＲＡＭ２０にアクセスしている他のどのよ
うなデバイス（マイクロプロセッサ９又はＩ１０ポート
制御装置２６にも同期化されそして同期化された待機状
態を挿入することによりそれ自身の読出しあるいは書込
みサイクルに「インターリーグ」する、というアクセス
技術を用いて任意の時間においてグローバルＲＡＭ２０
にアクセスすることができる。 幾つかの応用において、使用可能な時間の大部分は、デ
ータを処理するマイクロプロセッサ９によって消費され
、このような時間の間、グローバルＲＡＭ２０は、Ｉ１
０ポート制御装置２６又はＶＭＥバス２によるアクセス
のために使用可能である。従って、マイクロプロセッサ
９がその内部プログラム、例えば、高速フーリエ変換を
計算する等のプログラムを実行している間に、データの
全てのあるいは殆んど全ての所望入力及び出力を実行す
ることができる。 第６図は、マイクロプロセッサ書込みサイクルに対する
デジタル信号プロセッサ１のだめの詳細なタイミング図
であシ、第７図は、マイクロプロセッサ読出しサイクル
のだめの同様のタイミング図である。第６図及び第７図
において、ＣＬＫは、ＴＭＳ３２０２０マイクロプロセ
ッサ９へ入力として与えられる２０メガへルックロック
信号である。 ＢＳ亦は、ＶＭＥインターフェースＰＡＬ４３ によ
って発生されるボード選択信号である。ＢＳ。 は、デジタル信号プロセッサボート″１がＶＭＥバスに
接続されたシステムマスク（図示せず）による読出し／
書込みオはレージ・ヨンに対して選択されている時、即
ち、ＶＭＥバスに接続された任意の他のテハイスがデジ
タル信号プロセッサ１へのアクセスを試みろ時、を通知
する。 波形Ａ１６及びＡ１７のアドレスビツトは、ＶＭＥバス
２からバッファされる。Ａ１６及びＡ１７が両方共高状
θＵにある時、この状態は復号化されて、グローバルＲ
ＡＭ２０へのアクセスがＶＭＥバス２によって希望され
ていることを示す。 信号ＤＳ（データストローブ）は、バッファされタテー
タ・ストローノ信号である。ＷＲＩＴＥＯ信号は、書込
みオはレーションが生じているかあるいは開始されてい
る場合低状態であり、読出しオはレーションが生じてい
るかあるいは開始されている場合高状態である。 信号ＶＧＴＸＥＮ”は、タイミングＰＡＬ４５によって
発生される出力であシ、これはグローバルＲＡＭ２０へ
のアクセスを実施するトランシーバ１８．２１及び２２
をイネーブルする。ＶＧＡＤＥＮ傘は、グローバル・ア
ドレスバツフア３６．３８及び３９をイネーブルし、又
Ｖ（、Ｅ” 及びｖｃ、ｗａ倍信号グローバルＲＡＭ２
０にイネーブルするタイミングＰＡＬ４５の出力である
。 ＶＧＥ”は、ＶＭＥバス要求に対してグローバルＲＡＭ
イネーブルとして機能するタイミングＰＡＬ４５によっ
て生成される出力信号である。 ■ＧＷａは、書込みサイクルのみについてＶＭＥバスに
対するグローバルＲＡＭへのグローバル書込みイネーブ
ル信号である。ＧＭＥＭ”は、前に説明したように、グ
ローバルＲＡＭアクセスＰＡＬ４７に対しタイミングＰ
ＡＬ４５によって生成されたバス要求出力である。５Ｔ
ＲＴＡＣ８θは、前に説明したように、グローバルＲＡ
ＭのＶＭＥバスアクセスを進めるグローバルアクセスＰ
ＡＬ４７及び形成タイミングＰＡＬ４５からの許容信号
である。ＤＴＡＣＫＯ波形は、データがグローバルＲＡ
Ｍに書き込まれたこと、あるいはデータがグローバルＲ
ＡＭから読出しオペレーションのために使用可能である
こと、をＶＭＥバスに通知する。 第６図及び第７図において矢印９２によって示されてい
る時間ギャップは、ＶＭＥバス２によるグローバルＲＡ
Ｍ２０のアクセスをマイクロプロセッサ９あるいは入力
／出力ボート制御装置２６による任意の現在生じている
グローバルＲＡＭ２０のアクセスと同期化するために、
クロック状態Ｓ２と８１１の間で許容されなければなら
ない遅延を表わしている。 マイクロプロセッサ９あるいはＩ１０ポート制御装置２
６のどちらも現在グローバルＲＡＭ２０をアクセスして
いない場合、この時間遅延９２は、５０ナノ秒でなけれ
ばならない。遅延９２は、ＶＭＥバス２によるインター
リーグされるアクセスが本発明に従ってマイクロプロセ
ッサ９又は工１０バス制御装置２６による進行中のアク
セスと適当にインターリーグするために、５ＴＲＴＡＣ
８が活性状態になる前に許容されるべき時間量である。 もしマイクロプロセッサ９が現在グローバルＲＡＭ２０
をアクセスしている場合、遅延９２は、２００ナノ秒で
あるべきであシ、そしてもしＩ１０ポート制御装置２６
が現在グローバルＲＡＭ２０をアクセスしている場合、
遅延９２は、５００ナノ秒であるべきである。 第８図のタイミング図は、Ｖ Ｍ Ｅ ハス２が、グロ
ーバルＲＡＭ２０をアクセスするオはレーションをグロ
ーバルＲＡＭ２０のマイクロプロセッサ９によるアクセ
スにインターリーグするオペレーションのタイミングを
示している。波形ＣＬＫＯＵＴ２は、ＴＭＳ３２０２０
に対する上記のクロック信号である。マイクロプロセッ
サ９がグローバル・アト８レスバス３７及びグローバル
・データバス１９に対する制御を有しているということ
は、ＰＢＧ波形が高レベルにあるという事でもって示さ
れている。前に説明したように、ＶＭＥバス要求に応答
してグローバルＲＡＭ２０へのアクセスに対して生じる
初めのものは、参照数字９４によって示されるようにＧ
ＭＥＭ”が低状態になるということである。これにより
、本質はＣＬＫＯＵＴ２に同期化されたＧＭＥＭ”の同
期化形である波形ＱＰは、参照数字９６によって示され
るように、ＣＬＫＯＵＴ２波形のエツジ９５と同期して
低状態になる。即ち、ＧＭＦＩ：Ｍ”の負に進む遷移９
４の後に生じるＣＬＫＯＵＴ２の次の負に進むエツジは
。 ＱＰ波形の遷移９６を生成する。このＱＰの遷移９６の
発生は、マイクロプロセッサ９によって実行されている
任意の進行中のグローバルＲＡＭアクセスとの同期が達
成されたこと、及び要求されたＶＭＥアクセスが開始で
きることを意味する。 従って、５ＴＲＴＡＣ８”信号は、ＱＰ波形の遷移明細
九の浄書（内容に変更なし） ９６に応答して遷移９７を生ずる。 ここで銘記すべきことは、第８図に示されている信号の
シーケンスの初めにおいて、マイクロプロセッサ９から
のバス要求信号であるＢＲ”が低状態になると、これは
、マイクロプロセッサ９がダローノ２ルＲ，ＡＭ２０を
アクセスしようと試みていることを意味する。参照数字
９８は、グローバルＲＡＭ２０へのＶＭＥバスアクセス
が生じている間のマイクロプロセッサ９による斯かるグ
ローバルＲＡＭ２０へのアクセスを示している。ＰＣＢ
が高状態である時、マイクロプロセッサ９は自由にグロ
ーバルＲＡＭ２０をアクセスしようと試みる状態にある
。本発明によると、ＢＲ”の遷移９８によって表わされ
るマイクロプロセッサ９によるその要求グローバルＲＡ
Ｍアクセスは許容されない。その代わり、ＲΣＡＤＹ波
形は即座に負に進む遷移９９を受け、これにより、待機
状態をマイクロプロセッサ９に挿入する。 一方、グローバルＲＡＭ２０へのｖＭＥアクセスは、５
ＴＲＴＡＣｉＳ”が参照数字１００によって明細書の浄
書（内容に変更なし） 示される低レベルにある時の期間中に生じる。 ＧＭＥＭθの遷移１０１に゛よって示されるようにＶＭ
Ｅアクセスが完了する−）、ＲＥＡＤＹは遷移１０３
ｉ受け、５ＴＲＴＡＣ８”は遷移１０２を受ける。ＣＬ
ＫＯＵＴ２の次の負に進む遷移１０４によってＱＰの同
期化された対応の遷移１．ｏ５が生じ、これは、マイク
ロプロセッサ９によって要求されたグローバルＲＡＭア
クセス（ＢＲ”の遷移９８によって証明されている）を
開始させる。マイクロプロセッサ９によるグローバルＲ
ＡＭ２０のこのアクセスは次に、（勿論グローバルＲＡ
Ｍ２０に対するアクセスの別のＶＭＥバス要求がない限
り）Ｍ移１０６によって示されるようにそれが完了する
まで、継続する。 第９図は、ＶＭＥバスによろＶＭＥグローバルＲＡＭア
クセス要求を工１０制御装置２６によるグローバルＲＡ
Ｍ２０のアクセスにインターリーブするのに用いられる
主信号のタイミングを示している。この６ＭＨｚＣＬＫ
信号は、工１０ポート制御装置回路２６によって生成さ
れるクロック信号である。波形ＧＭＥＭ 、Ｑｌ、Ｑ
２及びＱ３は、前に説明したように、ＶＭＥバスからの
グローバルＲＡＭバス要求信号に応答してカウンタによ
り発生されるタイミング信号である。グローバルＲＡＭ
２０に対するアクセスの初期のＶＭＥバス要求に応答し
て、ＧＭＥＭ”は、負に進む遷移１０９を受ける。ＷＡ
ＩＴ信号が発生する前に、更に約２つの６ＭＨｚクロッ
ク信号サイクルが発生するよう許容されなければならな
い。Ｑｌ、’Ｑ２゜及びＱ３を発生するカウンタは、Ｉ
１０ポート制御装置２６が６ＭＨｚサイクル毎にＷＡＩ
Ｔを「見ない」ため、ＷＡＩＴが負に進む遷移１１０を
受けだ後５ＴＲＴＡＣＳがあまシにもすぐに負に進む遷
移を受けないよう保証するのに必要なタイミング信号を
生成する。Ｑ３が遷移１１１を受けるまで待機しそして
その遷移時において５ＴＲＴＡＣ８の遷移１１２をイネ
ーブルすることにより、グローバルＲＡＭ２６のその要
求ＶＭＥバスアクセスがあまりにも早く開始しないよう
に且つＩ１０ポート制御装置２６によるグローバルＲＡ
Ｍ２０の任意の進行中のアクセスと効果的に同期化され
るのを確実にすることができる。 第９図に示されているオはレーションを要約すると、Ｇ
ＭＥＭつの遷移１０９は、カウンタＱ１゜Ｑ２及びＱ３
を開始する。Ｑ３の遷移１１１は、波形Ｑ１の遷移１１
３がら３つの６ＭＨｚＣＬＫサイクルの後に生じる。グ
ローバルＲＡＭ２０のＶＭＥバスアクセスは、５ＴＲＴ
ＡＣ８が参照数字１１４によって示される低レベルにあ
る間継続する。ＧＭＥＭ”が正に進む遷移１１５を受け
ると、ＶＭＥバス２により要求されたグローバルＲＡＭ
２０のアクセスは完了する。これはカウンタを再開し、
これによりＱｌは遷移１１６を受ける。Ｑ２は、６Ｍｎ
ｚＣＬＫ信号のエツジ１１７に同期化された１１６に従
う。Ｑ２の遷移１１８及びＱ３の遷移１１９が続く。Ｗ
ＡＩＴの遷移１２０は、Ｑ２の遷移１１８に同期化され
、５ＴＲＴＡＣ８の遷移１２１は、Ｑ３の遷移１１９に
同期化される。 工／○ポート制御装置２６を実施するのに用いられるＤ
ＭＡ制御装置は、ＷＡＩＴの遷移１２０に同期してグロ
ーバルＲＡＭ２０のそのアクセスを継続する。 上記のシステムは、ＲＡＭの量の半分だけを必要とする
だけで、先行のＳＰＶ １００デジタル処理回路の欠点
の幾つかを解決することができる。 例数なれば、グローバルＲＡＭ２０は、データメモリと
Ｉ１０メモリの両方として用いることができるからであ
る。更に、グローバルＲＡＭ２０がＶＭＥバス２とマイ
クロプロセッサ９の両方によってアクセス可能であると
いう事実は、フレキシビリティと動作速度を増すという
結果をもたらす。 本発明は、グローバルＲＡＭ２（１−用いてＶＭＥバス
２とマイクロプロセッサ９との間の効率的なメツセージ
伝達を達成するプログラムを書き込むことを非常に便利
にし簡単にする。３つの異なったプロセッサ、即ち、Ｔ
ＭＳ３２０２０、ＶＭＥバスに接続された任意のプロセ
ッサ、及び入力／出力制御装置は、３つの異なったプロ
セスを実行するのに３つの別々のメモリ領域を別々にモ
ニタする必要がなく、そしてその代わりこれら全てが唯
１つのグローバルＲＡＭをモニタし且つアクセスできる
という事実は、これら３つの異なったプロセス又はプロ
グラムを実行するのに必要なプログラミングのむずかし
さを大幅に軽減する。即ち。 本発明は、別々のプロセッサに同一システムにおける別
々のプロセスを実行させることが必要なプログラマにと
ってかなり大きなフレキシビリティを与えるものである
。 本発明をいくつかの実施例に関して説明したが。 当業者には、本発明の精神及び範囲から逸脱することな
くその記述実施例に各種の変更を行うことができるであ
ろう。意図していることは、同一の結果を得るために実
質上同一の方法で実質上同一の機能を行うという点で記
述のものと等価の全ての技術は、本発明の範囲に入ると
いうことである。 付録Ａ 【プログラム】
る絶対的な優先順位を有しておシ、他のプロセッサがこ
のグローバルＲＡＭに対する低い優先順位のアクセスを
有している場合のシステム、に生じるバス争奪状態をイ
φ裁するための装置及び方法に関する。 発明の背景 デジタル信号プロセッサ、例えば、この特許譲受人の現
在市販している５ｐｖｘｏｏｒアダプタプル信号処理ボ
ード」は、種々の機能、例えば、スはクトル分析、デジ
タルロ波、相関、コンポルージョン、及びマトリクス反
転を達成するための高速処理を可能にするプログラム可
能な機能を提供している。このデジタル信号処理ボート
ゝは、普及している「ＶＭＥバス」と直接互換性がある
。 斯かる製品は、極端に高い速度で作動しなければならず
、できるだけコストが低く及び寸法も小さくなければな
らない。この目的のために、斯かる製品は、ＶＭＥバス
と、デジタル処理ボート９の内部マイクロプロセッサと
、及び基本的にはＤＭＡ（直接メモリアクセス）制御装
置である入力／出力ポート制御装置との間のバス争奪状
態の最適化仲裁を行なって、比較的低いコストでもって
高速オはレーションを可能にするようにしなければなら
ない。この５ＰＶ１００デジタル信号処理ボードは、デ
ータ・メモリ及び別のＩ１０メモリを必要としている。 この要求条件によって、コスト及び複雑性が、この製品
の使用によって達成可能な機能性に対して所望される程
度な越えて上昇する。 明細書の浄書（内容に変更なし） 更に、ＶＭＥバスは、データ・メモリ乞たやすくモニタ
することができず、そしてそのＩ１０メモリは、５ＰＶ
１００デジタル処理ボート８の内部マイクロプロセッサ
（ＴＭＳ３２０１０）によってたやすくアクセス可能あ
るいはモニタ可能となっていない。 共通のあるいはグローバルのメモ＋Ｊ ’に複数の別々
のプロセッサによってアクセスできるようなシステムを
提供することは一般的であるが、このようなシステムは
一般的に、１つのプロセッサがグローバルメモリンアク
セスしている場合は他のプロセッサはグローバルメモリ
ンアクセスできないというグローバルメモリに対するア
クセスを均等に分ける技術を用いるか、あるいは現在グ
ローバルメモリンアクセスしている低優先順位プロセッ
サを中断させ、このプロセッサに割込みサブルーチンを
実行させそしてより優先順位の高い要求側プロセッサに
グローバルメモリへのアクセスχ許容するという複雑な
優先順位割込みシステムが用いられてきている。これら
の技術及び関連の回路は、複雑であるため、ＶＭＥバス
にプラグでき且つデジタル信号プロセッサボードとの間
でのデータの早い入力及び出力を達成することのできる
低コストで、高速のデジタル信号処理ボードを提供する
という目的を達成するには適当でない。 発明の要約 従って１本発明の目的は、複数の優先順位の低いプロセ
ッサ又はソースによってもアクセスすることのできるグ
ローバルＲＡ￥に対し、優先順位の高いプロセッサ又は
ソースがアクセスするための効率的な装置及び方法を提
供することにある。 本発明の別の目的は、複数の異なったソースの内の１つ
が、複雑な優先順位仲裁システムを用いることなしに常
にグローバルＲＡＭをアクセスすることのできる。複数
の異なったソースによってアクセス可能なグローノ；ル
ＲＡＭを含むシステムを提供することにある。 本発明の別の目的は、別々のＩｌｏ及びデータ・メモリ
の必要性を避け、しかもＶＭＥバス及び高速Ｉ１０ポー
トにインターフェースした時に高速度でもって作動する
デジタル信号プロセッサを提供することにある。 簡単に述べると、本発明の１つの実施例によれば、本発
明は、デジタル処理回路であって、マイクロプロセッサ
・アトゝレスバス及びマイクロプロセッサ・データバス
に結合されたマイクロプロセッサ、入力／出力バスに結
合された入力／出力制御装置、 グローバル・アト８レ
スバス及ヒクローバル・データバスに結合されたグロー
バルメモリ、外部プロセッサに結合された外部データバ
ス及び外部アドレスバス、上記マイクロプロセッサ・バ
ス、上記入力／出力バス、及び外部データバスをそれぞ
れ上部グローバル・データバスに選択的に結合する第Ｉ
、第２及び第３の別々に選択可能なトランシーバ回路、
上記マイクロプロセッサ・アトゝレスバス、上記入力／
出力バス及び上記外部アドレスバスｔそれぞれ上記グロ
ーバル・アドレスバスに選択的に結合する第Ｉ、第２、
及び第３のアドレスバッファ回路、乞含むデジタル処理
回路を提供する。このマイクロプロセッサは、グロー明
細書の浄書（内容に変更なし）オ２−矛２７咲パルメモ
リｔアクセスすることを試みるために第１バス要求信号
を発生する。この第１バス要求信号は、仲裁ネットワー
クに入力される。この仲裁ネットワークは、グローバル
メモリが入力／出力制御装置によってアクセスされてい
ない場合に第１バス許容信号を発生し、そしてグローバ
ルアクセス制御回路は、第ルディ信号７発生してこの信
号は第１導体でマイクロプロセッサに導かれ。 マイクロプロセッサは次に、この第１プロセッサによる
グローバルメモリのアクセスを実施させるために第１イ
ネーブル信号及び第１書込み信号を発生する。入力出力
制御装置は、グローバルメモリをアクセスしたい場合、
第２バス要求信号？発生する。仲裁ネットワークは、グ
ローバルメモリがＴＪ［マイクロプロセッサによってア
クセスされていない場合に、第２バス許容信号を発生す
ることによりその第２バス要求に応答する。グローバル
アクセス制御回路は、第１レディ信号乞第２導体に発生
し、この信号を入力／出力制御装置に導き、この制御装
置は、第２イネーブル信号及び第（２４Ｊ Ｚｆ込牟侶方χ％生し又、大力／出力制御装置によるグ
ローバルメモリのアクセスを実施させる。 外部バスがグローバルメモリに対するアクセスを要求す
る場合、外部バスによって生成されたアドレスが復号化
されて、マイクロプロセッサ又ハＩ１０制御装置による
グローバルメモリの任意の進行中のアクセスと同期して
第３バス要求信号を発生する。マイクロプロセッサがグ
ローバルメモリをアクセスしている場合、その第３バス
要求信号によって、グローバルアクセス制御回路は、マ
イクロプロセッサによるグローバルメモリのアクセスと
同期して第１導体に第１待機信号を発生し。 これは、マイクロプロセッサが第１イネーブル信号と第
１書込み信号χ発生するのを停止させ、そして第３イネ
ーブル信号及び第３書込み信号を発生させて、これによ
ジグ占−バルメモリへの外部プロセッサによるアクセス
サイクルとマイクロプロセッサによるグローバルメモリ
のアクセスのインターリ−ピングを実施する。グローバ
ルアクセス制御回路は、入力／出力制御装置によるグロ
ーバルメモリのアクセスとＩ！ｒ１期し″’Ｃ第２４体
に第２待機信号奮発生して、これにより入力／出力制御
装置が第２イネーブル信号と第２書込み信号を生成する
のを停止させる。グローバルアクセス制御回路は次に、
第３イネーブル信号及び第３書込み信号を一生して、外
部プロセッサによるグローバルメモリへのアクセスサイ
クルと入力／出力制御装置によるグローバルメモリのア
クセスとのインターリ−ピングを実施する。 発明の説明 ここで図面について参照し、先ず筒１図７見ると、デジ
タル信号プロセッサ１は、ＶＭＥバス２を含んでいる。 当業者は、ＶＭＫバス構造が広く用いられていることを
了解している。ＶＭＥバス構造は、１６個のデータバス
導体、２３個のアドレスバス導体、及び種々めストロー
ズ信号を含んでいる。ＶＭＥバス２は、外部プロセッサ
（図示せず）に接続されている。 本発明によると、第１図のデジタル信号プロセッサは、
ＶＥＭデータバス・トランシーバ４によってＶＭＥバス
２に選択的に結合され、ＶＭＥデータバス・トランシー
バ４は、ＶＭＥバス２のデータ導体を「局部ＶＭＥデー
タバス」５に結合している。ＶＭＫデータバス・トラン
シーバ４は、幾つかの標準的なバッファチップ、例えば
、Ｄｏ−Ｄ１５ ＶＭＥデータバス導体に対してフェア
チャイルド社によって製造された５Ｎ７４Ｆ２４５’！
’含むこともできる。局部ＶＭＥデータバス５の導体は
。 トランシーバ６（ＲＣＡ製造の一対の７４ＨＣＴ２４５
集墳回路であシ得る）及び導体７によってマイクロプロ
セッサ・データバス８の対応のデータバス導体に選択的
に結合される。局部ＶＭＥデータバス５の導体はまた。 トランシーバ２１（−対のＲＣＡ７４ＨＣＴ２４５集積
回路であシ得る）によってグローバル・データバス１９
に選択的に結合される。グローバル讐データバス１９の
１６個の導体は、トランシーバ１８によってマイクロプ
ロセッサ・データバス８の１６個の導体に選択的に結合
される。 グローバル・データバス１９０１６個の導体はまた、ト
ランシーバ２２（一対の７４ＨＣＴ２４５集積回路であ
り得る）によってＩ１０制御装置バス３５に選択的に結
合され、このＩ１０制御装置バス３５は、１６個のデー
タ／アトゝレス導体、及び３個の制御導体、即ちＤＳ（
データストロ−））、ＡＳ（アドレスストロ−））、及
びＲ／Ｗつ（読出し一書込み）を含んでいる。（ここで
銘記すべきことは、出願人によって用いられているプリ
ンタが、重ね打ち能力を有していないため、傘がついた
種々の名前は、論理補数７表わすということである。） グローバル・データバス導体１９は、グローバルＲＡＭ
２０のデータ端子に接続されており、これらのデータ端
子は、各１６ビツトの３２，７６８（即ち３２Ｋ）個の
ワード暑含み得る。グローバルＲＡＭ２０は、８個のＮ
ＥＣ４３６２１６ＫＸ４スタチックＲＡＭ集積回路を含
んでいる。 クローバルＲＡＭ２０のアドレス入力は、グローバル・
アドレスバス３７の１４個の導体に接続されている。グ
ローバル・アビレスバス３７は、明細書の浄書（内容に
変更なし） バッファ３６（ＡＭＤ（アドバンスト・マイクロデバイ
セス）製造の７４Ｆ２４４集積回路バッファ及びＡＭ２
９８２７ ２０ビツトバツフアを含み得る）によってマ
イクロプロセッサ・アドレスバス３４に選択的に結合さ
れ、マイクロプロセッサ・アドレスバス３４は、１６個
のアドレス導体を含んでいる。グローバル・アドレスバ
ス３７はまた、バッファ３９（２つの７４ＨＣＴ３７４
集積回路を含み得る）によらてＩ１０制御装置バス２３
０１４個の導体に選択的に結合される。グローバル・ア
ゾレスバス導体３７はまた。バッファ３８（ＡＭ２９８
２７集積回路及び７４ＨＣＴ２４４集積回路を含み得る
）によって「局部ＪＶＭＥアＰレスバス３２に選択的に
結合される。局部ＶＭＥアドレスバス３２は、バッファ
３３ （ＡＭ２９８２７集積回路バッファ及びＨｅＴ２
４４集積回路を含み得る）によってマイクロプロセッサ
・アドレスバス３４に選択的に結合される。局部ＶＭＥ
アドレスバス３２はまた、ＶＭＫアｒレス復号器及び制
御回路３０ （ＡＭ２９８２１及び７４ＡＬＳ２４４及
明細店、の浄書（内容に変更なし） び７４ＬＳ６８２を含む幾つかの標準バッファを含む）
によってＶＭＥバス２の１６個のアドレス導体に結合さ
れている。 ブロック３０における制御回路の幾つかは、当業者によ
って定例的に提供され得る種々のクロック、チップ選択
及びタイミング信号７表わすために、参照数字１６によ
って全体的に示されている複数の種々のボード制御回路
を発生する。これらのクロック、チップ選択及びタイミ
ング信号の幾つかは、この後、第２図参照の所で説明す
る。 ＶＭＥバス２はまた、割込み回路２９に結合されておシ
、この割込み回路２９は、本発明の主題ではないが、完
壁を期すために第１図に含まれている。 デジタルプロセッサ１は、テキスト・インスツルメンツ
社製のＴＭＳ３２’″ｏ２０「リミテッド９・インスト
ラクシ目ンセット」マイクロプロセッサであシ得る１６
ビツト高速マイクロプロセッサ９を含んでいる。マイク
ロプロセッサ９の１６個のアドレス出力ＡＯ−Ａ１５は
、マイクロプロセッサ・アドレスバス３４に接続されて
いる。マイクロプロセッサ９のデータ端子Ｄｏ−Ｄ１５
は、マイクロプロセッサ・データバス８の対応の導体に
接続されている。 ＴＭ８３２０２０マイクロプロセッサ９の機能は、その
プログラムメモリに記憶されたその命令セットによって
定められている。ＴＭＳ３２０２０は、ＥＰＲＯＭ モ
ニタ１Ｉ、バイポーラ・プログラマブル読出し専用メモ
リ１２、又は外部プログラムＲＡＭ １３からのコート
９を実行することができる。 マイクロプロセッサ９によって実行されるべきプログラ
ムは、マイクロプロセッサ９による実行のためにＶＭＥ
バス２からダウンロードされ得る。 マイクロプロセッサ９は、任意の時間においてマイクロ
プロセッサ９により内部的にアクセスすることができる
内部データＲＡＭ−ｊ＜含んでいる。 マイクロプロセッサ９は、この後説明するように、グロ
ーバルＲＡＭ２０の任意のアクセスに進む前にＲＥＡＤ
Ｙ信号を待機する。マイクロプロセッサ９は、グローバ
ルＲＡＭ２０へのアクセス乞要求するために５ＸＦ（外
部フラグをセット）命令を実行し、その要求したアクセ
ス乞完了するト、マイクロプロセッサ９は、ＲＸＦ（外
部フラグを解放）命令を実行することによりグローバル
データ及びアト８レスバスを解放スる。 ［局部ＪＲＡＭ１０ （８個のＮＥＣ４３６２スタチッ
クＲＡＭチップを含み得る）は、マイクロプロセッサ・
アドレスバス３４とマイクロプロセッサ・データバス８
との間に結合されている。これもまたマイクロプロセッ
サ・アドレスバス３４とマイクロプロセッサ・データバ
ス８との間に結合されている電気的にプログラム可能な
読出し専用メモリ（ＥＰＲＯＭ）１１は、ソフトウェア
モニタ７含んでおり、これは、イエイン・ハスウェルス
ミス（工ａｉｎ Ｈａｅｗｅｌｌ−８ｍｉｔｈ）による
「ソフトウェアモニタにおけるブレークポイントを提供
し且つ取り扱うだめの方法及び装置」と題する同時係属
中の特許出願の主題である。尚、この特許出願は１本開
示の完壁を期すために参照として引用されている。 バイポーラ・プログラマブル読出し専用メモリ（ＦＲＯ
Ｍ） １２ （富士通製造の一対のＭＢ７１４４１２Ｐ
ＲＯＭを含み得る）はまた、マイクロプロセラササ・ア
ト８レスバス３４とマイクロプロセッサ・データバス８
との間に結合されている。別のボート８上の別のプログ
ラムメモリ１３はまた、マイクロプロセッサ・アトゝレ
スバス３４とマイクロプロセッサ・データバス８との間
に結合できる。外部端末装置によるデジタル信号プロセ
ッサ１へのアクセスは、Ｒ８２３２Ｃ端末ポート１５に
よって達成できる。ホストコンピュータは、Ｒ８２３２
Ｃホストポート１４を経由してデジタル信号プロセッサ
１にアクセスすることができる。ホード選択は、マイク
ロプロセッサ・アトゝレスバス３４の特定の導体を復号
するブロック３５によって達成できる。 デジタル信号プロセッサ１からのデータのブロックの高
速出力は、出力４−トＦＩＦ○（先入れ先出し）バッフ
ァ２７によって実施することができ、バッファ２７は、
Ｉ１０制御装置バス２３に結合されている。ＦＩＦ○バ
ッファ２７は、インチグレイチット９・デバイス・テク
ノロジー社による一対のＩＤＴ７２０１ 集積回路な
含み得る。高速入力ポート２８もまた、Ｉ１０制御装置
バス２３に接続されている。入力ホート回路２８は、フ
ェアチャイルド８社製造の一対の７４Ｆ３７４ 集積
回路ラッチを含み得る。ＡＭＤ製造のＵＤＣ９５１６Ｄ
ＭＡ制御装置チップが可能なＩ１０ポート製御装置２６
は、工１０制御装置バス２３に結合されている。トラン
シーバ２５は、マイクロプロセッサ・データバス８をＩ
１０制御装置ハス２３のデータ導体に選択的に結合する
。Ｉ ／ Ｏ＄−ト制御装置２６の機能は、データ・ズ
ロック７グローバルＲＡＭ２０と高速入力及び出力ポー
ト２７及び２８との間で転送することである。このデー
タ転送は、その内部局部データメモリを実行し且つ使用
するマイクロプロセッサ９と独立して実行することがで
きる。 Ｉ１０ポート制御装置２６は、一連の内部レジスタによ
ってプログラムされるが、このうちの２つのレジスタだ
けを、即ち、そのマスターモート９ ゛・レジスタ（Ｍ
ＭＲ） 及び各チャンネルのチェーン・アトゝレスレ
ジスタ（ＣＡＲ）を、そのポートＤ及びＥ−７経由して
マイクロプロセッサ９によってプログラムするだけでよ
い。各制御装置チャンネルに対してテーブルがグローバ
ルＲＡＭ２０内に構成され、このテーブルは、マイクロ
プロセッサ９によって命令されると工１０ポート制御装
置２６によりグローバルＲＡＭ２０からロートゝされる
。 本発明によると、ＶＭＥバス２は、グローバル・データ
メモリ２０’＆任意の時間においてアクセスすることが
できる。これは、グローバルＲＡＭ２０へのＶＭＥバス
アクセスｔマイクロプロセッサ９又はＩ１０ポート制御
装置２６によるグローバルＲＡＭ２０への任意の進行中
のアクセスと「インターリーブ」するために、そのマイ
クロプロセッサ９又はＩ１０ポート制御装置２６による
グローバルＲＡＭ２０の斯る進行中のアクセスに待機状
態ン挿入することにより達成される。マイクロプロセッ
サ９と工／○ポート制御装置２６は両方とも、ハートゝ
ウェア要求入力を有しておシ、これら入力は、許容され
ると、それらがグローバルメモリ２０？アクセスするの
ｔ可能にする。斯かるアクセスが第２図の仲裁ネットワ
ーク５３によりマイクロプロセッサ９又はＩ１０ポート
制御装置２６に対して許容されると、待機状態がＶＭＦ
。 バス２によるグローバルメモリ・アクセスの結果として
生じない限シ、全ての結果として生じるグローバルメモ
リ２０へのアクセスが、「ゼロ」待機状態で進む。 次に第２図７参照する。参照数字２９は、第１図のシス
テムに含まれている制御及びバス仲裁回路（そのブロッ
ク図には図示されていない）を示しており、これにより
マイクロプロセッサ９又はＩ１０バス制御装置５５がグ
ローバルＲＡＭ２０にアクセスしている時にＶＭＥバス
２によるグローバルＲＡＭ２０の「インターリーブ」さ
れたアクセスを実施する。第２図の回路はまた、ＶＭＥ
バス２がグローバルＲＡＭ２０にアクセスしてい々い時
に、マイクロプロセッサ９又はＩ１０バス制御装置５５
によるグローバルＲＡＭ２０のアクセスを実施する。 バス仲裁及び制御回路２９は、第１図のゾロツク３０内
に含まれているＶＭＥインターフェース回路４３を含ん
でおり、回路４３は、ＶＭＥバス２のＢＳ（ボートゝ選
択）、ＤＳ（データ選択）、Ａ１６．Ａ１７及びＷＲＩ
ＴＥ導体を、導体４４からＶＭＥ−グローバルＲＡＭタ
イミングＰＡＬ（プログラムトゝ・アレイ論理）回路４
５に接続しテイル。導体４４は、ＢＳｏ、Ａ１６及びＡ
１７及びＤＳ”信号？運ぶが、これらの信号は、ＶＭＥ
バス２によるグローバルＲＡＭ２０へのアクセスの要求
を示しており、この要求は、グローバルＲＡＭ２０に対
するアクセスの絶対優先順位を有している。ＶＭＥアト
ゝレスバスの導体の幾つが、即ちＢＳ”、Ａ１６．Ａ１
７及びＤＳｏは、そのバス要求信号な発生するために復
号化される。 これ以後［タイミングＰＡＬ４５Ｊと呼ぶグローバルＲ
ＡＭタイミングＰＡＬ４５は、モノリシッ明細書の浄書
（内容に変更なし） り拳メモリーズＰＡＬ１６８Ｒ８Ａプログラムド・プレ
イ論理チップであシ得るが、このチップの入力及び出力
は、第３図によシ詳細に示されている。 本明細書に添付されている付録Ａは、グローバルＲＡＭ
タイミングＰＡＬ４５が本発明の動作を実施するためど
のようにプログラムされているかを示している。Ｄ’Ｅ
ＡＣＫｔｘ（データ肯定応答）と呼ばれる信号は、タイ
ミングＰＡＬ４５から導体４４ｔ−経由してＶＭＥバス
２に伝送される。 ＤＴＡＣＫａが活性である時は、データがデジタル信号
ボート９に書き込まれたか、あるいはデータがＶＭＫバ
スによシデジタル信号ボーｒから読み出されるレディ状
態にあることｔ意味する。 グローバルＲＡＭタイミングＰＡＬ４５は、導体４６に
ＧＭＥＭ” （グローバルメモリ）信号を生成する。 ＧＭＥＭｏは、導体４４によって運ばれた上記のＶＭＥ
バス要求に応答して生成され。 そしてモノリシック・メモリーズＰＡＬ２０Ｒ４Ａプロ
グラムトーアレイ論理チップであり得るグローバルＲＡ
ＭアクセスＰＡＬ４７ へ入力として供給される。付録
Ｂは、グローバルＲＡＭアクセスＰＡＬ４７ が、本発
明に従っていかにプログラムされているかを示している
。 − グローバルアクセスＰＡＬ４７ が受けるＣＭＥＭ”
信号は、第６図及び第７図のタイミング図に示されてい
る各メモリサイクルの期間中、ＲＥＡＤＹ導体４７ある
いはＷＡＩＴ導体４８のどちらかに加えられるべき待機
状態乞生成する。 活性ＲＥＡＤＹ信号は、導体５４におけるＰＣＢ（プロ
セッサ許容バス）信号がマイクロプロセッサ９がグロー
バルＲＡＭ２０？アクセスしているということ７意味す
る活性し梗ルにある場合、グローバルアクセスＰ Ａ’
Ｌ ４７によって導体４７Ａに生成される。不活性ＷＡ
ＩＴ信号は、導体６０にＢＡＣＫ（Ｉｌｏ、Ｊ−ト制御
装置バス肯定応答）信号が、Ｉｌｏｙｇ−ト制御装置２
６が現在グローバルＲＡＭ２０にアクセスしていること
？示す活性レベルにある場合、グローバルＲＡＭアクセ
スＰＡＬ４７によって導体４８に生成される。 ＲＥＡＤＹ信号の活性レベルによって、マイクロ明細書
の浄書（内容に変更なし） フロセッサ９け現在のサイクルの期間中オはレーション
を停止し、そしてＷＡ工Ｔ信号の不活性レベルによって
、Ｉ１０ポート制御装置２６は、現在のサイクルの期間
中そのオペレーションを停止する。 第２図のバス仲裁及び制御ネットワークは、マイクロプ
ロセッサ９又は工１０ボート制御装置２６からのグロー
バルＲＡＭアクセス要求を斯かる要求χ最初に行なった
方に許容する。許容されたグローバルＲＡＭアクセス要
求が不活性になった時にのみ、これらの内の他方は初め
て、グローバルアドレスバス及びデータバスの制御を得
ることができる。 マイクロプロセッサ９が、グローバルＲＡＭ２０へのア
クセスを要求したい場合、５ＸＦ（外部フラグセット）
命令を実行することによｆｉＸＦフラグ信号を活性レベ
ルにセットする。このバス要求の結果、グローバルアド
レス及びデータバスが工１０制御装置２６によって用い
られていない場合に第２図の仲裁ネットワーク５３がマ
イクロプロセッサ９にアクセスを許容し、この場合、Ｐ
Ｂ ’Ｇはその活性レベルにセットされ、グローバル
アクセスＰＡＬ４７へ入力として与えられ、これにより
、導体４７ＡのＲＥＡＤＹ 信号がその活性レベルに
セットされる。これは、Ｐ（：、Ｅ”−及びｐ ｃｗａ
の適当なしはルを発生させ、これによりバッファ３６及
びトランシーバ１８Ｙイネーブルして、マイクロプロセ
ッサ・アドレスバス３４をグローバルアクセスバス３０
に且つマイクロプロセッサ・データバス８をグローバル
・データバス１９に結合させろ。ＰＣ，Ｅ”及びＰＧＷ
ｏは、グローバルＲＡＭにバッファされる。「マイクロ
待機」状態が進行している時、それらバッファは、ＰＧ
Ｅθ及びＰＧＷ”信号なＶＭＥバスンースから来るよう
に切シ換えて流す。 グローバルアクセスＰＡＬ４７は、マイクロプロセッサ
９のプログラムメモリにこのように挿入される待機状態
の数を制御するようにプログラムされている。ＴＭＳ３
２０２０への待機状態の挿入は、単に「その場でマイク
ロプロセッサを停止」させるだけであシ、即ち、マイク
ロプロセッサ９による全ての内部活動を即座に停止させ
る。ＰＧＥ”及びｐｃｗｏ信号は、そのバッファ入力に
留まる。 ＲＥＡＤＹは、各サイクルの期間中マイクロプロセッサ
９によって一度サンプルされる。ＲＥＡＤＹが依然とし
て低状態にある場合、マイクロプロセッサ９は、これを
次のサイクルで再びサンプルする。 斯くして、このように挿入されたＲＥＡＤＹ及び待機状
態は単に、ＶＭＥバスがグローバルＲＡＭ２０にアクセ
スしたい場合にマイクロプロセッサ９を停止させるだけ
である。 同様にして、■１０ポート制御装置２９が、グローバル
ＲＡＭ２０へのアクセスを要求したい場合、ＢＲＥＱ信
号を導体５８に発生する。このバス要求の結果、グロー
バルアドレス及びデータバスがマイクロプロセッサ９に
よって用いられていない場合、第２図の仲裁ネットワー
ク５３は、Ｉｌｏ、］］′？−ト制御装置２にアクセス
を許容し、この場合、ＢＡＣＫ （バス肯定応答）がそ
の活性し明細書の浄書（内容ｊこ変更なし） ベルにセットされそしてグローバルアクセスＰＡＬ４７
へ入力として与えられる。これは、導体４８のＷＡＩＴ
信号に不活性レベルｔとらせ、これにより、Ｉ１０ボー
ト制御装［２６は、ＵＧＥＯ及びＵＧＷ”信号を発生し
、これらの信号は、バッファ３９及びトランシーバ２２
をイネーブルして、工１０制御装置バス２３’にグロー
バルアドレスバス３９及びグローバルデータバス１９に
それぞれ結合させる。 ｖＭＥバス２が、グローバルＲＡＭ２０ヘアクセス要求
？行うと、タイミングＰＡＬ４５は。 ＧＭＥＭ”’ｌ活性にし、これは、メモリアクセスＰＡ
Ｌ４７ へのＶＭＥグローバルＲＡＭバス要求入力！表
わしている。 ＶＭＥｉ求信号ＧＭＥＭ＊が、第６図及び第７図のタイ
ミング図に示されているように既にグローバルＲＡＭア
クセスしているマイクロプロセッサ９又はＩ１０バス制
御装置５５プロセッサに同期化されていると、これも第
６図及び第７図に示されているように、開始アクセス信
号５ＴＲＴＡ（３８は活性状態になる。この信号は直接
、局部ＶＭＥアドレスバス及び局部ＶＭＥデータバスケ
グローバル・アト８レスバス及びグローバル・データバ
スに結合しているバッファ３８及びトランシーバ２１を
それぞれ制御する。 待機状態は、一方ＶＭＥバス２がグローバルＲＡＭ２０
にアクセスしている間にマイクロプロセッサ９又はＩ１
０バス制御装置５５の一方がグローバルＲＡＭ２０にア
クセスしようと試みている場合のみ、グローバルＲＡＭ
アクセスＰＡＬ４７によってマイクロプロセッサ９又は
Ｉ１０バス制御装置５５に挿入される。特定のＶＭＥア
クセスが生じている間に仲裁ネットワーク５３によって
マイクロプロセッサ９又はＩ１０ポート制御装置２６に
許容されるアクセスの如何なる変化も、そのＶＭＥアク
セスが終了するまで停止させられる。 ダ°ローバルＲＡＭアクセスＰＡＬ４７は、ＲＥＡＤＹ
導体４７又はＷ、Ａ Ｉ Ｔ導体４８に上記の待機状態
を発生し、次に導体６１に活性レベルの５ＴＰＴＡＣ８
（開始アクセス）信号を発生するようにプログラムされ
ている。導体６１のこの５ＴＰＴＡＣ８信号は、グロー
バルＲＡＭタイミングＰＡＬ４５ へ入力として与え
られ、これにより、グローバルＲＡＭタイミングＰＡＬ
４５ は第６図及び第７図のタイミング図に示されて
いるように、導体６２にイネーブル信号ＶＧＥθをそし
て導体６３に書き込み信号Ｖ［Ｗ傘を発生してトランシ
ーバ２１及びバッファ３８￥選択的にイネーブルし、こ
れによりＶＭＥバスがグローバル・アト８レスバス３７
及びグローバル・データバス１９馨経由してグローバル
ＲＡＭ２０にアクセスし且つグローバルＲＡＭ２０にお
ける読出し又は書込みオＲレーションを実行できるよう
にする。 また、トランシーバ６及びバッファ３３は同時にディス
エーブルされて、これによりＶＭＥバス２からプロセッ
サ・データバス８及びプロセッサ・アドレスバス３４を
分離する。 第２図における仲裁ネットワーク５３の詳細は。 第５図の回路に示されているが、これは、入力６１ＫＳ
ＴＲＴＡＣ８ｏ信号’に且）導体４６ＫＧＭＥＭ”信号
を受ける２入力ＡＮＤゲート８０乞含んでいる。図示さ
れていない３番目の入力は、ＴＭＳ３２０２０によって
発生される５メガヘルツ・クロック信号である。ＡＮＤ
ゲート８０の出力は、２つのＤ型フリップフロップ８１
及び８２（ＨＣＴ７２であり得る）のクロック入力に接
続されている。フリップフロップ８１は、そのＤ入力に
おいて導体５８のＢＲＦ、Ｑ（Ｉ１０ポート制御装置バ
ス要求）信号を受けそしてそのＱ出力信号を生成し、こ
の信号は復号器８３のＢ入力に与えられ、との復号器８
３は、２：４復号器である。 フリップフロップ８２のＤ入力は、導体５１のＸＦ（マ
イクロプロセッサ・バス要求）信号を受け、復号器８３
のＡ入力に与れられろＱ出力を生じる。復号器８３のＹ
Ｏθ出力は、インバータ８５によって反転され、別の復
号器８６のイネーブル入力に与えられろ。復号器８６の
Ａ入力は、２入力ＮＡＮＤゲート８４の出力に接続され
ており、このゲート８４は、導体８４のＹｌｏ及び傘 Ｙ３ 出力を受ける。復号器８３のＹ２°出力は、フリ
ップフロップ８２のクリア入力に接続されている。 復号器８６のＹＯｏ出力は、インバータ８７によって反
転され、２入力ＡＮＤゲート８８の一方の入力に与えら
れ、このゲート８８の他方の入力は、導体５８のＢＲＥ
Ｑ信号を受ける。２入力ＡＮＤゲート８８は、導体６０
にＢＡＣＫ（バス肯定応答）信号７生成する。復号器８
６のＹｌ。 出力は、インバータ８９によって反転され、インバータ
８９は、導体５４にＰＧＢ信号信号酸生成。 ここで銘記すべきことは、ＢＡＣＫ及びＰＧＢ信号は、
「リソース使用可能」フラグとして考えろことができろ
ことである。一般的に、マイクロプロセッサ９及びＩ１
０ポート制御装置２６等の多数の異なった可能な要求側
回路が共通にアクセス可能なリソース（例えばグローバ
ルＲＡＭ２Ｑ）によってそのようなリソース使用可能フ
ラグが１つだけ発生される。昨１つのリソース使用可能
フラグだけが存在する場合、各要求側デバイスは、唯１
つのリソース使用可能フラグを「見て」、リソースへの
アクセス？要求し１次にこの唯１つのリソース使用可能
フラグχ再び「見て」、これにより要求側回路がこのリ
ソースへのアクセスＶ首尾よく得たか否かを見なければ
ならない。しかしながら、第５図に示されている仲裁シ
ステムは、２つのリソース使用可能フラグ、即ちＢＡＣ
Ｋ及びＰＧＢ’ｌ提供している。従って、マイクロプロ
セッサ９及びＩ１０ポート制御装置９はそれぞれ。 グローバルＲＡＭ２０に対するアクセス乞要求し。 それ自身のリソース使用可能フラグ、即ちＢＡＣＫ又は
ＰＧＢに応答するだけでよい。これは、マイクロプロセ
ッサ９及び１．／ Ｏポート制御装置２６へのソフトウ
ェア要求？低減し、システム速度χ上昇させる。 斯くシテ、グローバルＲＡＭ２０へのアクセスは、Ｉ１
０制御装置バス入力／出力ホートとマイクロプロセッサ
９との間で仲裁される。グローバル・アドレスバス及び
グローバル・データバスへのアクセスが一旦どちらかに
許容されると、グローバルバス要求が除去されるまでデ
ータ転送は全速度で進行する。マイクロプロセッサ・バ
ス要求は、ソフトウェア命令によってセットされ、工１
０ポート制御装置バス要求は、マイクロプロセッサ９か
らの指令及びＩ１０バス制御装置２６に含まれるソフト
ウェアによってセットされる。マイクロプロセッサ９は
、Ｉ１０ポート制御装置２６の諸４−トの状態を読み出
し、データが転送されるよう待機している時を決定する
ことができる。 マイクロプロセッサ９は、次に、転送を開始し、それが
工／○ホード制御装置２６からの割込みを受けるまでそ
れ自身の内部タスクを継続することができる。この割込
みは、特定の数のワードがグローバルＲＡＭ２０に転送
されておりそして処理されるのを待機していることをマ
イクロプロセッサ９に告知する。斯くして、マイクロプ
ロセッサ９は、グローバルメモリに対する完全な制御、
及びそのソフトウェアにおいてプログラムされたメモリ
に対するアクセスを有する。 ＶＭＥバス２は、上記のアクセス技術、即ち。 そのグローバルＲＡＭバス要求が現在特定の瞬間におい
てグローバルＲＡＭ２０にアクセスしている他のどのよ
うなデバイス（マイクロプロセッサ９又はＩ１０ポート
制御装置２６にも同期化されそして同期化された待機状
態を挿入することによりそれ自身の読出しあるいは書込
みサイクルに「インターリーグ」する、というアクセス
技術を用いて任意の時間においてグローバルＲＡＭ２０
にアクセスすることができる。 幾つかの応用において、使用可能な時間の大部分は、デ
ータを処理するマイクロプロセッサ９によって消費され
、このような時間の間、グローバルＲＡＭ２０は、Ｉ１
０ポート制御装置２６又はＶＭＥバス２によるアクセス
のために使用可能である。従って、マイクロプロセッサ
９がその内部プログラム、例えば、高速フーリエ変換を
計算する等のプログラムを実行している間に、データの
全てのあるいは殆んど全ての所望入力及び出力を実行す
ることができる。 第６図は、マイクロプロセッサ書込みサイクルに対する
デジタル信号プロセッサ１のだめの詳細なタイミング図
であシ、第７図は、マイクロプロセッサ読出しサイクル
のだめの同様のタイミング図である。第６図及び第７図
において、ＣＬＫは、ＴＭＳ３２０２０マイクロプロセ
ッサ９へ入力として与えられる２０メガへルックロック
信号である。 ＢＳ亦は、ＶＭＥインターフェースＰＡＬ４３ によ
って発生されるボード選択信号である。ＢＳ。 は、デジタル信号プロセッサボート″１がＶＭＥバスに
接続されたシステムマスク（図示せず）による読出し／
書込みオはレージ・ヨンに対して選択されている時、即
ち、ＶＭＥバスに接続された任意の他のテハイスがデジ
タル信号プロセッサ１へのアクセスを試みろ時、を通知
する。 波形Ａ１６及びＡ１７のアドレスビツトは、ＶＭＥバス
２からバッファされる。Ａ１６及びＡ１７が両方共高状
θＵにある時、この状態は復号化されて、グローバルＲ
ＡＭ２０へのアクセスがＶＭＥバス２によって希望され
ていることを示す。 信号ＤＳ（データストローブ）は、バッファされタテー
タ・ストローノ信号である。ＷＲＩＴＥＯ信号は、書込
みオはレーションが生じているかあるいは開始されてい
る場合低状態であり、読出しオはレーションが生じてい
るかあるいは開始されている場合高状態である。 信号ＶＧＴＸＥＮ”は、タイミングＰＡＬ４５によって
発生される出力であシ、これはグローバルＲＡＭ２０へ
のアクセスを実施するトランシーバ１８．２１及び２２
をイネーブルする。ＶＧＡＤＥＮ傘は、グローバル・ア
ドレスバツフア３６．３８及び３９をイネーブルし、又
Ｖ（、Ｅ” 及びｖｃ、ｗａ倍信号グローバルＲＡＭ２
０にイネーブルするタイミングＰＡＬ４５の出力である
。 ＶＧＥ”は、ＶＭＥバス要求に対してグローバルＲＡＭ
イネーブルとして機能するタイミングＰＡＬ４５によっ
て生成される出力信号である。 ■ＧＷａは、書込みサイクルのみについてＶＭＥバスに
対するグローバルＲＡＭへのグローバル書込みイネーブ
ル信号である。ＧＭＥＭ”は、前に説明したように、グ
ローバルＲＡＭアクセスＰＡＬ４７に対しタイミングＰ
ＡＬ４５によって生成されたバス要求出力である。５Ｔ
ＲＴＡＣ８θは、前に説明したように、グローバルＲＡ
ＭのＶＭＥバスアクセスを進めるグローバルアクセスＰ
ＡＬ４７及び形成タイミングＰＡＬ４５からの許容信号
である。ＤＴＡＣＫＯ波形は、データがグローバルＲＡ
Ｍに書き込まれたこと、あるいはデータがグローバルＲ
ＡＭから読出しオペレーションのために使用可能である
こと、をＶＭＥバスに通知する。 第６図及び第７図において矢印９２によって示されてい
る時間ギャップは、ＶＭＥバス２によるグローバルＲＡ
Ｍ２０のアクセスをマイクロプロセッサ９あるいは入力
／出力ボート制御装置２６による任意の現在生じている
グローバルＲＡＭ２０のアクセスと同期化するために、
クロック状態Ｓ２と８１１の間で許容されなければなら
ない遅延を表わしている。 マイクロプロセッサ９あるいはＩ１０ポート制御装置２
６のどちらも現在グローバルＲＡＭ２０をアクセスして
いない場合、この時間遅延９２は、５０ナノ秒でなけれ
ばならない。遅延９２は、ＶＭＥバス２によるインター
リーグされるアクセスが本発明に従ってマイクロプロセ
ッサ９又は工１０バス制御装置２６による進行中のアク
セスと適当にインターリーグするために、５ＴＲＴＡＣ
８が活性状態になる前に許容されるべき時間量である。 もしマイクロプロセッサ９が現在グローバルＲＡＭ２０
をアクセスしている場合、遅延９２は、２００ナノ秒で
あるべきであシ、そしてもしＩ１０ポート制御装置２６
が現在グローバルＲＡＭ２０をアクセスしている場合、
遅延９２は、５００ナノ秒であるべきである。 第８図のタイミング図は、Ｖ Ｍ Ｅ ハス２が、グロ
ーバルＲＡＭ２０をアクセスするオはレーションをグロ
ーバルＲＡＭ２０のマイクロプロセッサ９によるアクセ
スにインターリーグするオペレーションのタイミングを
示している。波形ＣＬＫＯＵＴ２は、ＴＭＳ３２０２０
に対する上記のクロック信号である。マイクロプロセッ
サ９がグローバル・アト８レスバス３７及びグローバル
・データバス１９に対する制御を有しているということ
は、ＰＢＧ波形が高レベルにあるという事でもって示さ
れている。前に説明したように、ＶＭＥバス要求に応答
してグローバルＲＡＭ２０へのアクセスに対して生じる
初めのものは、参照数字９４によって示されるようにＧ
ＭＥＭ”が低状態になるということである。これにより
、本質はＣＬＫＯＵＴ２に同期化されたＧＭＥＭ”の同
期化形である波形ＱＰは、参照数字９６によって示され
るように、ＣＬＫＯＵＴ２波形のエツジ９５と同期して
低状態になる。即ち、ＧＭＦＩ：Ｍ”の負に進む遷移９
４の後に生じるＣＬＫＯＵＴ２の次の負に進むエツジは
。 ＱＰ波形の遷移９６を生成する。このＱＰの遷移９６の
発生は、マイクロプロセッサ９によって実行されている
任意の進行中のグローバルＲＡＭアクセスとの同期が達
成されたこと、及び要求されたＶＭＥアクセスが開始で
きることを意味する。 従って、５ＴＲＴＡＣ８”信号は、ＱＰ波形の遷移明細
九の浄書（内容に変更なし） ９６に応答して遷移９７を生ずる。 ここで銘記すべきことは、第８図に示されている信号の
シーケンスの初めにおいて、マイクロプロセッサ９から
のバス要求信号であるＢＲ”が低状態になると、これは
、マイクロプロセッサ９がダローノ２ルＲ，ＡＭ２０を
アクセスしようと試みていることを意味する。参照数字
９８は、グローバルＲＡＭ２０へのＶＭＥバスアクセス
が生じている間のマイクロプロセッサ９による斯かるグ
ローバルＲＡＭ２０へのアクセスを示している。ＰＣＢ
が高状態である時、マイクロプロセッサ９は自由にグロ
ーバルＲＡＭ２０をアクセスしようと試みる状態にある
。本発明によると、ＢＲ”の遷移９８によって表わされ
るマイクロプロセッサ９によるその要求グローバルＲＡ
Ｍアクセスは許容されない。その代わり、ＲΣＡＤＹ波
形は即座に負に進む遷移９９を受け、これにより、待機
状態をマイクロプロセッサ９に挿入する。 一方、グローバルＲＡＭ２０へのｖＭＥアクセスは、５
ＴＲＴＡＣｉＳ”が参照数字１００によって明細書の浄
書（内容に変更なし） 示される低レベルにある時の期間中に生じる。 ＧＭＥＭθの遷移１０１に゛よって示されるようにＶＭ
Ｅアクセスが完了する−）、ＲＥＡＤＹは遷移１０３
ｉ受け、５ＴＲＴＡＣ８”は遷移１０２を受ける。ＣＬ
ＫＯＵＴ２の次の負に進む遷移１０４によってＱＰの同
期化された対応の遷移１．ｏ５が生じ、これは、マイク
ロプロセッサ９によって要求されたグローバルＲＡＭア
クセス（ＢＲ”の遷移９８によって証明されている）を
開始させる。マイクロプロセッサ９によるグローバルＲ
ＡＭ２０のこのアクセスは次に、（勿論グローバルＲＡ
Ｍ２０に対するアクセスの別のＶＭＥバス要求がない限
り）Ｍ移１０６によって示されるようにそれが完了する
まで、継続する。 第９図は、ＶＭＥバスによろＶＭＥグローバルＲＡＭア
クセス要求を工１０制御装置２６によるグローバルＲＡ
Ｍ２０のアクセスにインターリーブするのに用いられる
主信号のタイミングを示している。この６ＭＨｚＣＬＫ
信号は、工１０ポート制御装置回路２６によって生成さ
れるクロック信号である。波形ＧＭＥＭ 、Ｑｌ、Ｑ
２及びＱ３は、前に説明したように、ＶＭＥバスからの
グローバルＲＡＭバス要求信号に応答してカウンタによ
り発生されるタイミング信号である。グローバルＲＡＭ
２０に対するアクセスの初期のＶＭＥバス要求に応答し
て、ＧＭＥＭ”は、負に進む遷移１０９を受ける。ＷＡ
ＩＴ信号が発生する前に、更に約２つの６ＭＨｚクロッ
ク信号サイクルが発生するよう許容されなければならな
い。Ｑｌ、’Ｑ２゜及びＱ３を発生するカウンタは、Ｉ
１０ポート制御装置２６が６ＭＨｚサイクル毎にＷＡＩ
Ｔを「見ない」ため、ＷＡＩＴが負に進む遷移１１０を
受けだ後５ＴＲＴＡＣＳがあまシにもすぐに負に進む遷
移を受けないよう保証するのに必要なタイミング信号を
生成する。Ｑ３が遷移１１１を受けるまで待機しそして
その遷移時において５ＴＲＴＡＣ８の遷移１１２をイネ
ーブルすることにより、グローバルＲＡＭ２６のその要
求ＶＭＥバスアクセスがあまりにも早く開始しないよう
に且つＩ１０ポート制御装置２６によるグローバルＲＡ
Ｍ２０の任意の進行中のアクセスと効果的に同期化され
るのを確実にすることができる。 第９図に示されているオはレーションを要約すると、Ｇ
ＭＥＭつの遷移１０９は、カウンタＱ１゜Ｑ２及びＱ３
を開始する。Ｑ３の遷移１１１は、波形Ｑ１の遷移１１
３がら３つの６ＭＨｚＣＬＫサイクルの後に生じる。グ
ローバルＲＡＭ２０のＶＭＥバスアクセスは、５ＴＲＴ
ＡＣ８が参照数字１１４によって示される低レベルにあ
る間継続する。ＧＭＥＭ”が正に進む遷移１１５を受け
ると、ＶＭＥバス２により要求されたグローバルＲＡＭ
２０のアクセスは完了する。これはカウンタを再開し、
これによりＱｌは遷移１１６を受ける。Ｑ２は、６Ｍｎ
ｚＣＬＫ信号のエツジ１１７に同期化された１１６に従
う。Ｑ２の遷移１１８及びＱ３の遷移１１９が続く。Ｗ
ＡＩＴの遷移１２０は、Ｑ２の遷移１１８に同期化され
、５ＴＲＴＡＣ８の遷移１２１は、Ｑ３の遷移１１９に
同期化される。 工／○ポート制御装置２６を実施するのに用いられるＤ
ＭＡ制御装置は、ＷＡＩＴの遷移１２０に同期してグロ
ーバルＲＡＭ２０のそのアクセスを継続する。 上記のシステムは、ＲＡＭの量の半分だけを必要とする
だけで、先行のＳＰＶ １００デジタル処理回路の欠点
の幾つかを解決することができる。 例数なれば、グローバルＲＡＭ２０は、データメモリと
Ｉ１０メモリの両方として用いることができるからであ
る。更に、グローバルＲＡＭ２０がＶＭＥバス２とマイ
クロプロセッサ９の両方によってアクセス可能であると
いう事実は、フレキシビリティと動作速度を増すという
結果をもたらす。 本発明は、グローバルＲＡＭ２（１−用いてＶＭＥバス
２とマイクロプロセッサ９との間の効率的なメツセージ
伝達を達成するプログラムを書き込むことを非常に便利
にし簡単にする。３つの異なったプロセッサ、即ち、Ｔ
ＭＳ３２０２０、ＶＭＥバスに接続された任意のプロセ
ッサ、及び入力／出力制御装置は、３つの異なったプロ
セスを実行するのに３つの別々のメモリ領域を別々にモ
ニタする必要がなく、そしてその代わりこれら全てが唯
１つのグローバルＲＡＭをモニタし且つアクセスできる
という事実は、これら３つの異なったプロセス又はプロ
グラムを実行するのに必要なプログラミングのむずかし
さを大幅に軽減する。即ち。 本発明は、別々のプロセッサに同一システムにおける別
々のプロセスを実行させることが必要なプログラマにと
ってかなり大きなフレキシビリティを与えるものである
。 本発明をいくつかの実施例に関して説明したが。 当業者には、本発明の精神及び範囲から逸脱することな
くその記述実施例に各種の変更を行うことができるであ
ろう。意図していることは、同一の結果を得るために実
質上同一の方法で実質上同一の機能を行うという点で記
述のものと等価の全ての技術は、本発明の範囲に入ると
いうことである。 付録Ａ 【プログラム】
第１図は、本発明を実施するデジタル信号プロセッサの
ブロック図。 第２図は、第１図のグローバルＲＡＭに対するその中の
ＶＭＥバスによるインターリーノ式アクセスを実施する
仲裁回路のブロック図。 第３図は、第２図のグローバルＲＡＭタイミングＰＡＬ
を説明する上で有用なブロック図。 第４図は、第２図のグローバルＲＡＭアクセスＰＡＬを
説明する上で有用なブロック図。 第５図は、第２図の仲裁ネットワークブロックの詳細な
ブロック図。 第６図は、第１図のシステムに対するＶＭＥバス・グロ
ーバルメモリ書込みサイクルのタイミング図。 第７図は、第１図のシステムに対するＶＭＥバス・グロ
ーバルメモリ読出しサイクルのタイミング図。 第８図は、ＶＭＥバスによるグローバルメモリ・アクセ
スサイクルの第１図におけるＴＭＳ３２０２０ プロ
セッサによるグローバルメモリ・アクセスサイクルとの
インターリ−ピングを説明するタイミング図。 第９図は、ＶＭＥバスによるグローバルメモリ・アクセ
スサイクルの第１図における入力／出力ポート制御装置
によるグローバルメモリ・アクセスサイクルとのインタ
ーリ−ピングを説明するタイミング図。 １−デジタル信号プロセッサ。 ２−ＶＭＥバス。 ４−ＶＭｇデータバス拳トランシーバ。 ６、１８．２１．２２．２５−）ランシーバ。 ９−ＴＭＳ３２０２０プロセッサ。 １〇−局部ＲＡＭ、 １１−ＥＰＲＯＭモニタ。 １２−バイポーラＦＲＯＭ。 １３−プログラムＲＡＭ。 １４−ホストＲ８２３２Ｇポート。 １５一端末Ｒ８２３２Ｃボート、 １９−グローノ；ルデータバス。 ２０−グローバルＲＡＭ。 ２６−−−Ｉ１０ポート制御装置、 ２７−出力ポートＦＩＦ０゜ ２８−入力ポートラッチ、 ２９−割込み論理、 ３０−ＶＭＥアドレス及びＡＭ復号器及び制御、３３．
３６，３８．３９−ｍ−バッファ。 ３５−ポート復号、 ４３−ＶＭＥインターフェース、 ４７−グローバルＲＡＭアクセスＰＡＬ。 ５３−仲裁ネットワーク 手続補正書防式）
ブロック図。 第２図は、第１図のグローバルＲＡＭに対するその中の
ＶＭＥバスによるインターリーノ式アクセスを実施する
仲裁回路のブロック図。 第３図は、第２図のグローバルＲＡＭタイミングＰＡＬ
を説明する上で有用なブロック図。 第４図は、第２図のグローバルＲＡＭアクセスＰＡＬを
説明する上で有用なブロック図。 第５図は、第２図の仲裁ネットワークブロックの詳細な
ブロック図。 第６図は、第１図のシステムに対するＶＭＥバス・グロ
ーバルメモリ書込みサイクルのタイミング図。 第７図は、第１図のシステムに対するＶＭＥバス・グロ
ーバルメモリ読出しサイクルのタイミング図。 第８図は、ＶＭＥバスによるグローバルメモリ・アクセ
スサイクルの第１図におけるＴＭＳ３２０２０ プロ
セッサによるグローバルメモリ・アクセスサイクルとの
インターリ−ピングを説明するタイミング図。 第９図は、ＶＭＥバスによるグローバルメモリ・アクセ
スサイクルの第１図における入力／出力ポート制御装置
によるグローバルメモリ・アクセスサイクルとのインタ
ーリ−ピングを説明するタイミング図。 １−デジタル信号プロセッサ。 ２−ＶＭＥバス。 ４−ＶＭｇデータバス拳トランシーバ。 ６、１８．２１．２２．２５−）ランシーバ。 ９−ＴＭＳ３２０２０プロセッサ。 １〇−局部ＲＡＭ、 １１−ＥＰＲＯＭモニタ。 １２−バイポーラＦＲＯＭ。 １３−プログラムＲＡＭ。 １４−ホストＲ８２３２Ｇポート。 １５一端末Ｒ８２３２Ｃボート、 １９−グローノ；ルデータバス。 ２０−グローバルＲＡＭ。 ２６−−−Ｉ１０ポート制御装置、 ２７−出力ポートＦＩＦ０゜ ２８−入力ポートラッチ、 ２９−割込み論理、 ３０−ＶＭＥアドレス及びＡＭ復号器及び制御、３３．
３６，３８．３９−ｍ−バッファ。 ３５−ポート復号、 ４３−ＶＭＥインターフェース、 ４７−グローバルＲＡＭアクセスＰＡＬ。 ５３−仲裁ネットワーク 手続補正書防式）
Claims (22)
- （１）デジタル処理回路において、 （ａ）第１アドレスバス及び第１データバスに接続され
ているプロセッサ、 （ｂ）入力／出力バスに接続されている入力／出力制御
装置、 （ｃ）第２データバス及び第２アドレスバス、（ｄ）グ
ローバル・アドレスバス及びグローバル・データバスに
接続されているグローバルメモリ、 （ｅ）上記第１データバスを上記グローバル・データバ
スに選択的に結合するための第１トランシーバ手段及び
上記グローバル・アドレスバスを上記第１アドレスバス
に選択的に結合するための第１アドレスバッファ手段、 （ｆ）上記グローバル・データバスを上記第２データバ
スに選択的に結合するための第２トランシーバ手段及び
上記グローバル・アドレスバスを上記第２アドレスバス
に選択的に結合するための第２アドレスバッファ手段。 （ｇ）上記グローバル・データバスを上記入力／出力バ
スに選択的に結合するための第３トランシーバ手段及び
上記グローバル・アドレスバスを上記入力／出力バスに
選択的に結合するための第３アドレスバッファ手段。 （ｈ）上記プロセッサによって生成される第１バス要求
信号に応答し、第１バス許容信号を発生するための手段
、 （ｉ）上記第１バス許容信号に応答し、上記第１アドレ
スバッファ手段及び上記第１トランシーバ手段をイネー
ブルして上記プロセッサによる上記グローバルメモリの
アクセスを実施するための手段。 （ｊ）上記入力／出力制御装置によって生成される第２
バス要求信号に応答し、第２バス許容信号を発生するた
めの手段、 （ｋ）上記第２バス許容信号に応答し、上記第３アドレ
スバッファ手段及び上記第３トランシーバ手段をイネー
ブルして上記入力／出力制御装置による上記グローバル
メモリのアクセスを実施するための手段、及び （ｌ）上記第２アドレスバスによって生成される第３バ
ス要求信号に応答し、上記プロセッサが上記グローバル
メモリをアクセスしている場合は待機状態を上記プロセ
ッサに挿入し、上記入力／出力制御装置が上記グローバ
ルメモリをアクセスしている場合は待機状態を上記入力
／出力制御装置に挿入するための手段、及び上記待機状
態が操入されている間に上記第２アドレスバッファをイ
ネーブルして上記第２アドレスバスを上記グローバル・
アドレスバスに結合させるための手段、及び上記待機状
態が挿入されている間に上記第２トランシーバ手段をイ
ネーブルして上記グローバル・データバスを上記第２デ
ータバスに結合させるための手段であって、これにより
上記第２データバス及び上記第２アドレスバスに結合さ
れた外部デバイスによる上記グローバルメモリのアクセ
スを実施すること、 を組み合わせて含むことを特徴とするデジタル処理回路
。 - （２）アドレス導体及びデータ導体を含む外部バスを含
んでおり、また上記データ導体を上記第２データバスに
選択的に結合するための第４トランシーバ手段、及び上
記アドレス導体を上記第２アドレスバスに選択的に結合
するための第４アドレスバッファ手段を含むこと、を特
徴とする特許請求の範囲第１項に記載のデジタル処理回
路。 - （３）上記第１データバスを上記第２データバスに選択
的に結合するための第５トランシーバ手段、及び上記第
１アドレスバスを上記第２アドレスバスに選択的に結合
するための第５アドレスバッファ手段を含むこと、を特
徴とする特許請求の範囲第２項に記載のデジタル処理回
路。 - （４）上記第１データバスを上記入力／出力バスに選択
的に結合するための第６トランシーバ手段を含むこと、
を特徴とする特許請求の範囲第３項に記載のデジタル処
理回路。 - （５）上記外部バスにおけるアドレスを復号して上記第
３バス要求信号を生成するための復号化手段を含むこと
、を特徴とする特許請求の範囲第４項に記載のデジタル
処理回路。 - （６）上記の待機状態を挿入する手段が、上記待機状態
が挿入される上記プロセッサ又は入力／出力制御装置に
よる上記グローバルメモリのアクセスに上記の挿入され
る待機状態を同期化させるためのタイミング回路手段を
含むこと、を特徴とする特許請求の範囲第４項に記載の
デジタル処理回路。 - （７）上記プロセッサが、待機信号を受けるための第１
入力を含み且つ受けた待機信号に応答して現在の命令の
実行を停止し、上記待機状態を挿入する手段は、上記プ
ロセッサによる上記グローバルメモリのアクセスに同期
して上記第１入力に待機信号を生成することにより上記
プロセッサに待機状態を挿入し、また上記入力／出力制
御装置は、待機信号を受けるための第２入力を含み且つ
受けた待機信号に応答して現在の入力／出力バス制御オ
ペレーションの実行を停止し、上記待機状態を挿入する
手段は、上記入力／出力制御装置による上記グローバル
メモリのアクセスに同期して上記第２入力に待機信号を
生成することにより待機状態を上記入力／出力制御装置
に挿入すること、を特徴とする特許請求の範囲第６項に
記載のデジタル処理回路。 - （８）上記プロセッサは、受ける待機信号に応答して、
上記第１アドレスバッファ手段及び上記第１トランシー
バ手段をディスエーブルして、上記グローバルメモリか
ら上記第１アドレスバス及び上記第１データバスをそれ
ぞれ分離するための手段、を含むことを特徴とする特許
請求の範囲第７項に記載のデジタル処理回路。 - （９）上記入力／出力制御装置が、受ける待機信号に応
答して、上記第３アドレスバッファ手段及び上記第３ト
ランシーバ手段を上記入力／出力バスからディスエーブ
ルして、上記グローバルメモリから上記入力／出力バス
を分離するための手段、を含むことを特徴とする特許請
求の範囲第８項に記載のデジタル処理回路。 - （１０）上記プロセッサが、内部局部メモリを含み、且
つ待機状態が上記第１入力に受けられている間に上記内
部局部メモリをアクセスできること、を特徴とする特許
請求の範囲第９項に記載のデジタル処理回路。 - （１１）上記第１アドレスバス及び上記第１データバス
に結合されたランダムアクセスメモリであって、上記外
部バス及び／又は上記入力／出力バスから上記ランダム
アクセスメモリへのプログラムのダウンロードを可能に
するランダムアクセスメモリを含むこと、を特徴とする
特許請求の範囲第１０項に記載のデジタル処理回路。 - （１２）上記待機状態挿入及び上記外部バス手段によっ
て運ばれる書込み信号に応答し、上記第１及び第２入力
における上記待機信号の期間中書込み信号を生成して、
上記外部バスによる上記グローバルメモリのアクセスを
実施するための手段、を含むことを特徴とする特許請求
の範囲第１１項に記載のデジタル処理回路。 - （１３）第１プロセッサによるグローバルメモリへの高
優先順位のアクセス要求をより低い優先順位を有する第
２及び第３プロセッサによる上記グローバルメモリのア
クセスにインターリーブするための方法において、 （ａ）上記第２プロセッサを動作させて第１バス要求信
号を生成する段階、 （ｂ）上記グローバルメモリが現在アクセスされていな
い場合に、 I 、第１バス許容信号を生成し、 II、上記第１バス許容信号に応答して第１導体に第１レ
ディ信号を生成し且つ上記第１ レディ信号を上記第１導体を通して上記第 ２プロセッサに導き、 III、第１イネーブル信号及び第１書込み信号を生成し
て上記第２プロセッサによる上記 グローバルメモリのアクセスを実施するた めの段階、 （ｃ）上記第３プロセッサを動作させて第２バス要求信
号を生成する段階、 （ｄ）上記グローバルメモリが現在アクセスされていな
い場合、 I 、第２バス許容信号を生成し、 II、上記第２バス許容信号に応答して第２導体に第２レ
ディ信号を生成し且つ上記第２ レディ信号を上記第２導体を通して上記第 ３プロセッサに導き、 III、第２イネーブル信号及び第２書込み信号を生成し
て上記第３プロセッサによる上記 グローバルメモリのアクセスを実施するた めの段階、 （ｅ）上記第１プロセッサを動作させて上記グローバル
メモリをアクセスするための第１アドレスを発生する段
階、 （ｆ）上記第１アドレスを復号化して第３バス要求信号
を生成し、上記第２プロセッサ又は上記第３プロセッサ
による上記グローバルメモリの任意の進行中のアクセス
に上記第３バス要求信号を同期化する段階、 （ｇ）上記第１レディ信号が上記第１導体にある場合に
上記第２プロセッサによる上記グローバルメモリのアク
セスに同期化された第１待機信号を上記第１導体に生成
し、そして上記第２レディ信号が上記第２導体にある場
合に上記第３プロセッサによる上記グローバルメモリの
アクセスに同期して第２待機信号を上記第２導体に生成
する段階、 （ｈ）第３イネーブル信号及び第３書込み信号を生成し
て、上記第１プロセッサの上記グローバルメモリへの結
合を実施してこれによりその読出し及び書込みを実施す
る段階、 を含むことを特徴とする方法。 - （１４）上記第２プロセッサも上記第３プロセッサも上
記グローバルメモリをアクセスしていない場合に上記第
３イネーブル信号及び上記第３書込み信号を発生する段
階、を含むことを特徴とする特許請求の範囲第１３項に
記載の方法。 - （１５）上記第１イネーブル信号を用いて、上記第１レ
ディ信号の期間中に第１アドレスバッファをイネーブル
して上記第２プロセッサのアドレスバスを上記グローバ
ルメモリのアドレスバスに結合し且つ第１トランシーバ
回路をイネーブルして上記第２プロセッサのデータバス
を上記グローバルメモリのデータバスに結合させ、並び
に上記第１待機信号の期間中上記第１アドレスバッファ
及び上記第１トランシーバ回路をディスエーブルして上
記第２プロセッサを上記グローバルメモリから分離させ
る段階を含むことを特徴とする特許請求の範囲第１４項
に記載の方法。 - （１６）上記第２イネーブル信号を用いて、上記第２レ
ディ信号の期間中第２アドレスバッファをイネーブルし
て上記第３プロセッサのアドレスバスを上記グローバル
メモリの上記アドレスバスに結合させ且つ第２トランシ
ーバ回路をイネーブルして上記第３プロセッサのデータ
バスを上記グローバルメモリのデータバスに結合させ、
並びに上記第２待機信号の期間中上記第２アドレスバッ
ファ及び上記第２トランシーバ回路をディスエーブルし
て、上記第３プロセッサを上記グローバルメモリから分
離させる段階を含むことを特徴とする特許請求の範囲第
１５項に記載の方法。 - （１７）上記第３イネーブル信号を用いて、上記第１及
び第２待機信号の期間中第３アドレスバッファをイネー
ブルして上記第１プロセッサのアドレスバスを上記グロ
ーバルメモリのアドレスバスに結合させ且つ第３トラン
シーバ回路をイネーブルして上記第１プロセッサのデー
タバスを上記グローバルメモリのデータバスに結合させ
、並びに残りの時間において上記第３アドレスバッファ
及び上記第３トランシーバ回路をディスエーブルして上
記第１プロセッサを上記グローバルメモリから分離させ
る段階を含むことを特徴とする特許請求の範囲第１６項
に記載の方法。 - （１８）上記第２プロセッサが、内部局部メモリを含み
、上記方法が、プログラムを実行するために上記内部局
部メモリにアクセスするよう上記第２プロセッサを動作
させ、同時に、上記グローバルメモリにアクセスするよ
う上記第１プロセッサ又は上記第３プロセッサを動作さ
せる段階を含むことを特徴とする特許請求の範囲第１７
項に記載の方法。 - （１９）上記局部内部メモリと上記グローバルメモリの
間でデータを転送するために上記局部内部メモリと上記
グローバルメモリの両方をアクセスするよう上記第２プ
ロセッサを作動させる段階を含むことを特徴とする特許
請求の範囲第１８項に記載の方法。 - （２０）第１プロセッサによるグローバルメモリへの高
優先順位のアクセス要求をより低い優先順位を有する第
２及び第３プロセッサによる上記グローバルメモリのア
クセスにインターリーブするためのシステムにおいて、 （ａ）上記第２プロセッサを作動して第１バス要求信号
を生成するための手段、 （ｂ）上記グローバルメモリが現在アクセスされていな
い場合、 I 、第１バス許容信号を生成し、 II、上記第１バス許容信号に応答して第１導体に第１レ
ディ信号を生成し且つ上記第１ レディ信号を上記第１導体を通して上記第 ２プロセッサに導き、 III、第１イネーブル信号及び第１書込み信号を生成し
て、上記第２プロセッサによる上 記グローバルメモリのアクセスを実施する ための手段、 （ｃ）上記第３プロセッサを作動して第２バス要求信号
を生成するための手段、 （ｄ）上記グローバルメモリが現在アクセスされていな
い場合、 I 、第２バス許容信号を生成し、 II、上記第２バス許容信号に応答して第２導体に第２レ
ディ信号を生成し且つ上記第２ レディ信号を上記第２導体を通して上記第 ３プロセッサに導き、 III、第２イネーブル信号及び第２書込み信号を生成し
て、上記第３プロセッサによる上 記グローバルメモリのアクセスを実施する ための手段、 （ｅ）上記第１プロセッサを作動して上記グローバルメ
モリをアクセスするために第１アドレスを発生するため
の手段、 （ｆ）上記第１アドレスを復号化して第３バス要求信号
を生成するための手段、及び上記第３バス要求信号を上
記第２プロセッサ又は上記第３プロセッサによる上記グ
ローバルメモリの任意の進行中のアクセスと同期化する
ための手段、 （ｇ）上記第１レディ信号が上記第１導体にある場合に
上記第２プロセッサによる上記グローバルメモリのアク
セスと同期化された第１待機信号を上記第１導体に生成
するための手段、及び上記第２レディ信号が上記第２導
体にある場合に上記第３プロセッサによる上記グローバ
ルメモリのアクセスと同期して上記第２導体に第２待機
信号を生成するための手段、（ｈ）第３イネーブル信号
及び第３書込み信号を生成して、上記第１プロセッサの
上記グローバルメモリへの結合を実施し、その読出し及
び書込みを実施するための手段、 を含むことを特徴とするシステム。 - （２１）上記第２プロセッサあるいは上記第３プロセッ
サのどちらも上記グローバルメモリをアクセスしていな
い場合、上記第３イネーブル信号及び上記第３書込み信
号を発生するための手段、を含むことを特徴とする特許
請求の範囲第２０項に記載のシステム。 - （２２）デジタル処理回路において、 （ａ）第１アドレスバス及び第１データバスに接続され
ているプロセッサ、 （ｂ）入力／出力バスに接続されている入力／出力制御
装置、 （ｃ）第２データバス及び第２アドレスバス、（ｄ）グ
ローバル・アドレスバス及びグローバル・データバスに
接続されているリソース、 （ｅ）上記第１データバスを上記グローバル・データバ
スに選択的に結合するための第１トランシーバ手段、及
び上記グローバル・アドレスバスを上記第１アドレスバ
スに選択的に結合するための第１アドレスバッファ手段
、 （ｆ）上記グローバル・データバスを上記第２データバ
スに選択的に結合するための第２トランシーバ手段、及
びグローバル・アドレスバスを上記第２アドレスバスに
選択的に結合するための第２アドレスバッファ手段、 （ｇ）上記グローバル・データバスを上記入力／出力バ
スに選択的に結合するための第３トランシーバ手段、及
び上記グローバル・アドレスバスを上記入力／出力バス
に選択的に結合するための第３アドレスバッファ手段、 （ｈ）上記プロセッサによって生成される第１バス要求
信号に応答し、第１バス許容信号を発生するための手段
、 （ｉ）上記第１バス許容信号に応答し、上記第１アドレ
スバッファ手段及び上記第１トランシーバ手段をイネー
ブルして、上記プロセッサによる上記リソースのアクセ
スを実施するための手段。 （ｊ）上記入力／出力制御装置によって生成される第２
バス要求信号に応答し、第２バス許容信号を発生するた
めの手段、 （ｋ）上記第２バス許容信号に応答し、上記第３アドレ
スバッファ手段及び上記第３トランシーバ手段をイネー
ブルして、上記入力／出力制御装置による上記リソース
のアクセスを実施するための手段、 （ｌ）上記第２アドレスバスによって生成される第３バ
ス要求信号に応答し、上記プロセッサが上記リソースを
アクセスしている場合に待機状態を上記プロセッサに挿
入し、上記入力／出力制御装置が上記リソースをアクセ
スしている場合に待機状態を上記入力／出力制御装置に
挿入するための手段、及び上記待機状態が挿入されてい
る間に上記第２アドレスバッファをイネーブルして上記
第２アドレスバスを上記グローバル・アドレスバスに結
合するための手段、及び上記待機状態が挿入されている
間に上記第２トランシーバ手段をイネーブルして上記グ
ローバル・データバスを上記第２データバスに結合する
ための手段であって、これにより、上記第２データバス
及び上記第２アドレスバスに結合された外部デバイスに
よる上記リソースのアクセスを実施すること、 を含むことを特徴とするデジタル処理回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB8625666 | 1986-10-27 | ||
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Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63115260A true JPS63115260A (ja) | 1988-05-19 |
Family
ID=10606375
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP62185317A Pending JPS63115260A (ja) | 1986-10-27 | 1987-07-24 | 高優先順位ソ−スによるグロ−バルメモリへのインタ−リ−ブ式アクセス |
Country Status (5)
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| JP (1) | JPS63115260A (ja) |
| DE (1) | DE3732798A1 (ja) |
| FR (1) | FR2606906A1 (ja) |
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