JPH11238033A - 情報処理装置用バス、バス制御方法及びバス制御装置 - Google Patents

Abstract

(57)【要約】 【課題】アドレス・データ多重化方式のバスとして、ア
ドレス空間の効率が最も良くかつ制御回路が簡単となる
バスを提供する。 【解決手段】単位アドレスに相当するデータ幅をアドレ
ス・データ多重化線の本数と一致させる構成をとる。す
なわち、アドレス・データ多重化線の本数がｎ本なら
ば、１アドレスがｎビットに相当するように構成する。
また更に、データバスの一部分を、例えば各バイト毎
に、有効または無効とする制御線（データマスク線）を
付加することにより、データバスの幅寄りも小さい単位
のデータの転送ができるように構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、パーソナルコンピ
ュータ、ワークステーション、ワードプロセッサ等の情
報処理装置に用いられるバス、及びバス制御方法、及び
その装置に関する。

【０００２】

【従来の技術】従来の情報処理装置用バス、及びそのア
ービトレーションなどのバス制御方式は、アイ・イー・
イー、スタンダード フォー ア シンプル ３２ビッ
ト バックプレーン バス：ヌーバス（１９８８）第２
１頁から第６３頁（ＩＥＥＥＳｔａｎｄａｒｄ ｆｏｒ
ａ Ｓｉｍｐｌｅ ３２ｂｉｔ Ｂａｃｋｐｌａｎｅ
Ｂｕｓ：Ｎｕｂｕｓ、ＡＮＳＩ／ＩＥＥＥ Ｓｔｄ
１１９６―１９８７（１９８８）ｐｐ２１―６２）に記
載のように、１回に１アドレスに対応するデータのみを
転送するモードと、バースト転送或いはブロック転送と
呼ばれる１回に単数または複数のアドレスに対して連続
的にデータを転送するモードを有し、データ転送時にモ
ードの種別をモード線などを用いてバス上で区別できる
ようになっていた。また、アービトレーションで得た１
回のバス使用権は１回のブロック転送、ワード転送或い
はブロードキャスト転送等に対応しており、任意にアド
レスを変更して複数回のデータ転送を行うためには、ア
ービトレーションによるバス使用権の獲得を複数回行わ
ねばならないようになっていた。

【０００３】更にまた、単位アドレスに相当するデータ
幅が、データバス幅よりも小さくなっていた。すなわ
ち、データバス幅が３２ビットであるのに対し、単位ア
ドレスは８ビットすなわち１バイト幅に相当しており、
アドレス空間は２の３２乗バイト、３２ビットを1語と
した場合、２の３０乗語となっている。また、データバ
ス幅より小さい単位のデータを転送するためには、アド
レスの下位ビットと、アドレスのデータ線以外のバス制
御線の両方を用いて制御を行う必要があった。

【０００４】上記の従来例では、８ビットまたは１６ビ
ット単位の転送を行うためには、アドレスの下位２ビッ
トと、他のバス制御線２本を用いて制御するようになっ
ている。

【０００５】

【発明が解決しようとする課題】上記従来技術は、２つ
のモードを有するため、バスに接続するデバイスはその
両方に対応しなければならず、制御手順が複雑になる、
或いは制御回路のハードウェアが大きくなる等の問題が
あった。

【０００６】更に、上記従来技術は、大量のデータを複
数のアドレスに分配する等の応用が考慮されておらず、
アドレスを変更するたびにアービトレーションによって
バス使用権を獲得し直さなければならないという問題が
あった。

【０００７】更に又、上記従来技術は、アドレス空間の
大きさが転送可能な最小のデータ幅によって制限されて
いた。また、データバス幅より小さいデータ幅の転送を
行う場合には、多重化されたアドレス線と、他のバス制
御線の両方を制御しなければならないようになってい
た。このため、データバス幅と同じ幅のデータを転送で
きるバス接続デバイスにとっては、アドレスの下位ビッ
トが冗長になってアドレス空間が不必要に小さく制限さ
れてしまうという問題があった。更に、データバス幅よ
りデータ幅の小さいバス接続デバイスにとっては、デー
タ線に多重化されたアドレス線と他のバス制御線の両方
を制御しなければならないため、制御回路が複雑になる
という問題があった。

【０００８】本発明の目的は、情報処理装置におけるデ
ータ転送用バスの制御手順、或いは制御回路を簡略化で
きるバス、バス制御方法、及びその装置を提供すること
にある。

【０００９】本発明の他の目的は、１回のバス使用権で
任意にアドレスを変更しつつ複数回のデータ転送を行う
ことにより、大量のデータの分配等の応用を速やかに行
うことが可能なバス制御方法、及びその装置を提供する
ことにある。

【００１０】本発明の更なる目的は、１個の接続デバイ
スにより、バスが長時間独占されることのないバスアー
ビトレーション制御方法、及びその装置を提供すること
にある。

【００１１】本発明の更なる他の目的は、アドレス・デ
ータ多重化方式のバスとして、アドレス空間の効率が最
も良くかつ制御回路が簡単となるバスを提供することに
ある。

【００１２】

【課題を解決するための手段】上記目的を達成するた
め、本発明においては、バス上でのデータ転送をバース
ト転送モードのみとし、全てバースト転送により任意量
のデータを連続的に転送する構成をとる。また、本発明
においては、データ転送の間隔を可変にするために、デ
ータ転送をデータ転送元とデータ転送先のハンドシェイ
クによって行う。更にまた、本発明においては、任意量
のデータのバースト転送に対して転送の終了を示すた
め、バースト転送中に、特定されるデータが該転送の最
後の転送データであることを、バス上で示す構成をと
る。

【００１３】本発明においては、バスアービトレーショ
ン制御のため、バスの使用として、バス使用権の終了と
１回のデータ転送の終了とを独立に定義して、バス使用
権を終了させずにデータ転送を終了できるようにし、こ
れにより１回のバス使用権中にアドレスを任意に変更し
つつ複数回のデータ転送（マルチ転送）が行えるように
する。

【００１４】また、本発明においては、任意量のデータ
のバースト転送に適したアービトレーションを行うた
め、データ転送中にバス制御部が、当該バースト転送の
動作を妨げることなく、転送中止の命令を発行する手段
を設けることにより、他のデバイスの転送を中止させて
バス使用権を得る特権を持つデバイスを設定できるよう
にし、１個の接続デバイスによりバスが長時間独占され
て他のデバイスの動作が制限されることがないようにす
る。

【００１５】更に本発明においては、単位アドレスに相
当するデータ幅をアドレス・データ多重化線の本数と一
致させる構成をとる。すなわち、アドレス・データ多重
化線の本数がｎ本ならば、１アドレスがｎビットに相当
するように構成する。

【００１６】また更に、データバスの一部分を、例えば
各バイト毎に、有効または無効とする制御線（データマ
スク線）を付加することにより、データバスの幅寄りも
小さい単位のデータの転送ができるように構成する。

【００１７】更にまた、アドレス・データ多重化線の他
に、独立なアドレス線あるいは他のバス制御線と多重化
されたアドレス線を付加することにより、アドレス空間
の拡張ができるように構成する。

【００１８】上述した本発明の構成によれば、全てのデ
ータ転送がバースト転送という１つのモードで行われ、
任意量のデータを連続的に転送できるので、バスに接続
するデバイスは１つのモードのみに対応すればよく、デ
ータ転送制御回路のハードウェア量を少なくできる。

【００１９】また、上述した本発明の構成において、デ
ータ転送を転送元と転送先とのハンドシェイクによって
行うことにより、バースト転送の転送速度を転送元と転
送先の許容転送速度に合わせて任意に設定でき、またバ
ースト転送中に転送速度を周期的或いは非周期的に任意
に変化させることができる。これにより、バスに接続す
るデバイスの許容する最大転送速度を常に引き出すこと
が可能になる。

【００２０】また、上述した本発明の構成において、バ
ースト転送中に最後の転送データを特定する構成を、例
えば専用のバス制御線を設けたり、或いは複数のバス制
御線の特定の状態の設定により実現し、転送するデータ
量に無関係に、転送の終了をバス上で示すことができ
る。これにより、１回にバースト転送するデータ量を任
意とすることが可能となる。

【００２１】すなわち、バス使用権の終了の状態と、１
回のデータ転送の終了の状態が独立に定義されているの
で、バス使用権を終了させずにデータ転送のみを終了さ
せ、アドレスを変更（アドレスの再指定）して次のデー
タ転送を行うことができる。したがって、接続デバイス
は、アービトレーションで得た１回のバス使用権中に、
任意にアドレスを変更しながら複数回のデータ転送を行
うことができる。これにより、大量のデータの複数アド
レスへの分配等を効率的に行うことができる。

【００２２】また、上述した本発明の構成においては、
優先度の高い接続デバイスからのバス使用権の要求があ
った場合には、バス制御部がデータ転送中のデバイスに
データ転送中止の命令を出してデータ転送を中止させ、
優先度の高い要求を割り込ませる。これにより、１個の
デバイスによりバスが独占されて他のデバイスの動作が
制限されることがなくなり、柔軟で効率の良いアービト
レーション制御を行うことができる。

【００２３】すなわち、バースト転送中に、バス制御部
が、該バースト転送の動作を妨げることなく、該バース
ト転送の中止命令を発行する手段を、例えば専用のバス
制御線の位置、或いはアービトレーション用信号線の特
定の状態等の形で設定することにより、バースト転送を
中止させる特権を持つ接続デバイスの設定を可能にでき
る。これにより、大量のデータのバースト転送時には、
特権を持つ接続デバイスを、いったんバースト転送を中
止させて割り込ませる等のアービトレーション制御が可
能となる。さらに、上記の特権を例えば時分割方式で各
接続デバイスに割当てる等の方法により、公平なアービ
トレーション制御を行うことができる。

【００２４】更に、上述した本発明の構成においては、
単位アドレスに相当するデータ幅をアドレス・データ多
重化の本数と一致させることにより、該データバスと同
じ幅のデータを転送できるデバイスにとってアドレスの
冗長ビットがなくなり、最も効率良くアドレス空間を与
えることができる。すなわち、アドレス・データ多重化
線がｎ本のバスの場合、ｎビットを1語として、２のｎ
乗語のアドレス空間を与えることができる。

【００２５】また、該データバスの一部分を有効または
無効とする制御線（データマスク線）を付加することに
より、該データバスの幅よりも小さい単位のデータ転送
を行うバス接続デバイスにとっては、多重化されたアド
レス線を制御することなく、簡単な制御回路によって転
送するデータの幅を制御することができる。

【００２６】また上記の構成に、独立なアドレス線また
は他のバス制御線と多重化されたアドレス線を付加すれ
ば、アドレス空間の拡張を行うことができる。

【００２７】

【発明の実施の形態】以下、本発明の実施例を図面を用
いて説明する。以下の説明は本発明に係るバスの基本的
特徴をまず述べ、続いて、その中でバースト転送モード
のみで実現されるデータ転送の原理、及び第一の実施例
を説明し、更に３２ｂｉｔ／６４ｂｉｔに適用された第
二の実施例を詳述し、最後にバス制御部の構成について
の位置実施例を説明する。

【００２８】本発明に係るバスは、ワークステーション
（以下WSと略す。）のシステムバスに適用し、主に６４
ｂｉｔ／３２ｂｉｔWSへの使用を目的として実現された
システムバスであるが、何ら、これからに限定されるも
のではない。なお、３２ｂｉｔ仕様は６４ｂｉｔ仕様に
対して完全なサブセットになっている。また、本発明の
バスは将来の拡張性（速度エンハンスの方式）を考慮す
ると共に、更に本発明のバスに直接或いは間接に接続す
るデバイスの設計に際し、エンハンス後の使用について
も考慮する。

【００２９】本発明に係るバスの特徴は以下の諸点であ
る。

【００３０】本発明のバスは２相クロック同期の、例え
ば６４ｂｉｔバスである。

【００３１】本発明のバスはバースト転送をデータ転送
の基本とする。

【００３２】本発明のバスはアドレス／データ多重化バ
スである。

【００３３】本発明のバスは例えば、アドレス空間１６
Gバイト（３２ｂｉｔ ）を有する。各アドレスは１６ギ
ガバイト中の１語を示す。

【００３４】本発明のバスは例えば、６４ｂｉｔ／３２
ｂｉｔ転送をサポートする。又、例えば、バイド単位の
データマスク機能を有する。

【００３５】本発明のバスに対応する３２ｂｉｔ拡張ボ
ード用スロットは例えば９６ｐｉｎコネクタ１個であ
る。

【００３６】以下の説明においては次のとおり用語を規
定する。

【００３７】ａ）ロングワード（ＬＷ）；３２ｂｉｔの
ワードを意味する。

【００３８】ｂ）ベリーロングワード（ＶＬＷ）；６４
ｂｉｔのワードを意味する。

【００３９】ｃ）ドライブ；信号線に１または０を出力
することを意味する。

【００４０】ｄ）リリース；信号線への出力をやめＨｉ
−Ｚにすることを意味する。

【００４１】ｅ）発行；信号線への出力をアクティブに
することを意味する。

【００４２】ｆ）マスタ；バス使用権を有する接続デバ
イスを指す。

【００４３】ｇ）スレーブ；マスタにアドレスで指定さ
れた接続デバイスを指す。

【００４４】ｈ）システムバスコントローラ（ＳＢＵＳ
Ｃ）；本バスの制御を行うバス制御部（コントロールユ
ニット）を指す。

【００４５】ｉ）Ｈｉ−Ｚ；ハイインピーダンス状態を
表す。

【００４６】本発明のシステムバスの基本的な使用法
は、高速バースト転送を目的に、各接続デバイス部のロ
ーカルメモリ量の増大に対応できる、“ストア・アンド
・バースト”を基本とする。

【００４７】以下においては、本発明におけるバスのバ
ースト転送についての動作概要、及び第１の実施例につ
いて図１〜図３を用いて説明する。これらの図面によ
り、本発明の要旨が明らかとなると共に、本発明の第１
の実施例が説明される。なお、図４は本実施例、及び第
２の実施例共通に用いられる図であり、タイミングチャ
ートにおける表示の説明を構成する。内容は図から明ら
かであるので、説明は省略する。

【００４８】本実施例は、ｂｉｔ仕様については限定さ
れておらず、２相クロック同期のアドレス・データ多重
化バスの実施例である。本実施例のバスによるデータ転
送のタイミングチャート例を図１に、該バスを用いた情
報処理装置の構成例を図２に、該バスにおけるアービト
レーションのタイミングチャート例を図３に示す。

【００４９】図１において、ＣＤＲＣＪＫ−Ｎ，ＣＬＴ
ＣＬＫ−Ｎは２相のバスクロック信号であり、図１では
（１）より（９）までの９サイクルを例示している。Ｃ
ＡＤ（・，：）−Ｐはアドレス・データ多重化線であ
る。ＣＷＲＩＴＷ−Ｎ，ＣＡＤＲ−Ｎ，ＣＭＳＴＥＮ−
Ｎ，ＣＳＬＶＥＮ−Ｎ，ＣＢＵＳＬＫ−Ｎの５本は、そ
れぞれバス制御線の一部を構成する信号線であり、後の
実施例において転送制御線として説明される。ＣＷＲＩ
ＴＥ−Ｎはリード転送とライト転送の切替制御線であ
る。アドレスを指定するマスタから、このアドレスで指
定されたスレーブに対してデータ転送を行うライト転送
時に“ＬＯＷ：０”とし、スレーブからマスタに対して
データを転送するリード転送時には“ＨＩＧＨ：１”に
する。ＣＡＤＲ−Ｎはアドレス・データ多重線の切替制
御線でアドレス・データ多重線にアドレスが出力される
場合には“０”、データが出力される場合には“１”に
する。ＣＭＳＴＥＮ−Ｎはマスタ側のハンドシェイクに
用いられるデータ転送イネーブル信号で、マスタ側がデ
ータ入出力可能な時とアドレス出力時は“０”、マスタ
側のデータ入出力ウエイト時には“１”にある。ＣＳＬ
ＶＥＮ−Ｎはスレーブ側のハンドシェイクに用いられる
データ転送イネーブル信号で、スレーブ側がデータ入出
力可能な時は“０”、スレーブ側のデータ入出力ウエイ
ト時には“１”にする。ＣＢＵＳＬＫ−Ｎはバス使用中
を示すバス使用権保持信号で、バースト転送中の最後の
転送データの出力時には“１”、バス使用中の他の時に
は“０”にする。なお、他の種類のバス制御線について
は、後の実施例で説明されるが、本発明に直接関連する
ものは以上の５本である。

【００５０】図１では、６語のデータがバースト転送さ
れている例を示す。以下、その動作について説明する。
まず、バス使用権を得たマスタが、サイクル（１）でス
レーブを指定するためにアドレス１１をＣＡＤ
（・，：）−Ｐに出力している。この時、ＣＡＤＲ−
Ｎ，ＣＭＳＴＥＮ−Ｎ，ＣＢＵＳＬＫ−Ｎは“０”が出
力され、またマスタはＣＷＲＩＴＥ−Ｎを“０”にして
ライト転送であることを示している。マスタは、サイク
ル（２）で最初の転送データ１１１をＣＡＤ（・，：）
−Ｐに出力し、同時にＣＭＳＴＥＮ−Ｎを“０”にして
データ入出力可能を示しているが、アドレス１１で指示
されたスレーブは、サイクル（２）ではＣＳＬＶＥＮ−
Ｎを“１”にしてウエイトを行い、サイクル（３）でＣ
ＳＬＶＥＮ−Ｎを“０”にしてデータを入出力可能を示
している。本実施例のバスでは、ＣＭＳＴＥＮ−ＮとＣ
ＳＬＶＥＮ−Ｎが両方“０”になった時、データが転送
されるものとする。従って、サイクル（３）でデータ１
１１が、マスタからスレーブに転送される。

【００５１】サイクル（４），（５），（６）ではサイ
クル（３）と同様に、データ１１２，１１３，１１４が
それぞれ転送されている。サイクル（７）では、マスタ
側がＣＭＳＴＥＮ−Ｎを“１”にしてウエイトを行い、
サイクル（８）でデータ１１５が転送されている。サイ
クル（９）では、データ１１６の転送と同時に、ＣＢＵ
ＳＬＫ−Ｎが“１”となっており、データ１１６が最終
の転送データであることを示している。従って、このバ
ースト転送はサイクル（９）で終了することがわかる。
すなわち、本実施例では、転送中の最後の転送データを
特定する構成として、専用のバス制御線ＣＢＵＳＬＫ−
Ｎを用いる。

【００５２】図１では、アドレス１１に対して１１１か
ら１１６までの６語のデータがバースト転送されている
が、その際データの各語は、バスの制御線ＣＭＳＴＥＮ
−ＮとＣＳＬＶＥＮ−Ｎによるハンドシェイクによって
転送されており、これによりサイクル（２）またはサイ
クル（７）に見られるようなウエイトを周期的または非
周期的に行うことにより、マスタ側あるいはスレーブ側
の状況に応じて転送速度を周期的または非周期的に変化
させることができる。またサイクル（９）に見られるよ
うに、ＣＢＵＳＬＫ−Ｎにより最後の転送データをバス
上で示すことができるため、バースト転送するデータの
量を任意とすることができる。これにより、本実施例の
バス制御方式によれば、１語のみのデータ転送も可能と
なるので、すべてのデータ転送をバースト転送で行うこ
とができる。

【００５３】図２は、本実施例のバスを用いた情報処理
装置のシステム構成ブロック図の一実施例である。図２
において、ＳＢＵＳＣはバス制御部（システムバスコン
トローラ）、２０２は単数または複数のバス接続デバイ
スである。バス接続デバイス２０２−１〜ｋとしては、
例えばＣＰＵインタフェース、Ｉ／Ｏインタフェース、
メモリ制御回路、グラフィックプロセッサなどの専用プ
ロセッサ等の情報処理装置の構成にあたってシステムバ
スに接続されうるデバイスが挙げられる。ＣＤＲＣＬＫ
−Ｎ，ＣＬＴＣＬＫ−Ｎ，ＣＡＤ（・，：）−Ｐ，ＣＷ
ＲＩＴＥ−Ｎ，ＣＡＤＲ−Ｎ，ＣＭＳＴＥＮ−Ｎ，ＣＳ
ＬＶＥＮ−Ｎ，ＣＢＵＳＬＫ−Ｎは、図１で示した信号
が伝送される信号線及び制御線であり、ｌ本のＣＢＲＥ
Ｑ（＊）−Ｎ及びｍ本のＣＢＡＣＫ（＊）−Ｎは図３で
後述するアービトレーション用制御線である。便宜上、
本明細書においては、信号そのものと対応する信号線及
び制御線とは同一の略称を用いる。図２では、各接続デ
バイス２０２−１〜２０２−ｋはそれぞれ、単数または
複数のＣＢＲＥＱ（＊）−Ｎ及びＣＢＡＣＫ（＊）−Ｎ
をバス制御部ＳＢＵＳＣに接続する。いわゆる集中制御
方式を採っているものとして、ｌ＝ｌ１＋ｌ２＋……＋
ｌｋ，ｍ＝ｍ１＋ｍ２＋……＋ｍｋ となっている。本
発明に係るバスを用いるシステムではこの他に、全接続
デバイスがアービトレーション用制御線を共有して、バ
ス制御部の機能を各デバイスに分散して持たせる、いわ
ゆる分散制御方式を採ることもできる。

【００５４】次に本実施例におけるアービトレーション
制御を接続デバイス２０２．１，２０２．２間のアービ
トレーションを例にとり、図３のタイミングチャートに
より説明する。

【００５５】図３において、ＣＢＲＥＱ（１）−Ｎ及び
ＣＢＲＥＱ（２）−Ｎにはそれぞれ、接続デバイス２０
２−１及び接続デバイス２０２−２とバス制御部ＳＢＵ
ＳＣの間で接続されるマスタリクエスト線で、各接続デ
バイス２０２が、バスの使用権を要求する時に“０”に
し、バス使用権を得た時に“１”にする。ＣＢＡＣＫ
（１）−Ｎ及びＣＢＡＣＫ（２）−Ｎはそれぞれ、接続
デバイス２０２−１及び接続デバイス２０２−２とバス
制御部ＳＢＵＳＣの間で接続されるマスタアクノリッジ
線で、バス制御部ＳＢＵＳＣが各接続デバイス２０２に
対し、次にバス使用権を与えようとする場合とバースト
転送の中止を要求する場合に“０”にし、バス使用権を
与えた場合とバースト転送の中止が実行された場合に
“１”にする。これは、通常のマスタアクノリッジ線
に、バースト転送の中止命令機能を合わせ持たせたもの
である。

【００５６】図３では、ＣＢＡＣＫ（＊）−ｎ，ＣＭＳ
ＴＥＮ−Ｎ，ＣＳＬＶＥＮ−Ｎが全て“０”且つＣＢＵ
ＳＬＫ−Ｎが“１”となることにより、バス使用権が与
えられるものとしている。また、接続デバイス２０２−
２は、接続デバイス２０２−１に対して、バースト転送
を中止させてバス使用権を得る特権を持っているものと
している。以下、図３の動作について説明する。

【００５７】サイクル（１）で、接続デバイス２０２−
１はＣＢＲＥＱ（１）−Ｎを“０”にしてバス使用権を
要求している。バス制御部ＳＢＵＳＣはアービトレーシ
ョンを行い、その結果接続デバイス２０２−１に対して
バス使用権を与えるために、サイクル（２）でＣＢＡＣ
Ｋ（１）−Ｎを“０”にしている。同時にサイクル
（２）ではＣＭＳＴＥＮ−ＮとＣＳＬＶＥＮ−Ｎが
“０”且つＣＢＵＳＬＫ−Ｎが“１”になったため、バ
ス使用権が接続デバイス２０２−１に与えられている。
バス使用権を得た接続デバイス２０２−１は、図１と同
様にして、サイクル（３）からデータ転送を開始してい
る。ここでは、サイクル（３）で指定されたアドレス３
１に対するリード転送が行われており、３語のデータ３
１１、３１２、３１３がそれぞれサイクル（５）、
（６）、（７）にスレーブからマスタへ転送されてい
る。

【００５８】バースト転送中のサイクル（５）に接続デ
バイス２０２−２がＣＢＲＥＱ（２）−Ｎを“０”にし
て、バス使用権を要求している。バス制御部ＳＢＵＳＣ
はアービトレーションを行い、上述のように接続デバイ
ス２０２−２がが接続デバイス２０２−１に対し特権を
持つので接続デバイス２０２−２に対してバス使用権を
与えるために、サイクル（６）でＣＢＡＣＫ（２）−Ｎ
を“０”にする。同時に、バス制御部ＳＢＵＳＣは、接
続デバイス２０２−２が接続デバイス２０２−１に対し
て上記の特権を持っていることから、サイクル（６）で
ＣＢＡＣＫ（１）−Ｎを“０”にして、バースト転送の
中止命令を発行している。接続デバイス２０２−１は、
バースト転送中止命令を受けて、サイクル（７）でＣＢ
ＵＳＬＫ−Ｎを“１”にして、データ３１３を最終の転
送データとしている。

【００５９】これにより、接続デバイス２０２−１によ
るバースト転送はサイクル（７）で中止される。同時
に、サイクル（７）ではＣＭＳＴＥＮ−ＮとＣＳＬＶＥ
Ｎ−Ｎが“０”且つＣＢＵＳＬＫ−Ｎが“１”になって
いるので、接続デバイス２０２−２にバス使用権が与え
られている。したがって、接続デバイス２０２−２はサ
イクル（８）でアドレス３２を出力し、データ転送を開
始している。データ転送を中止させられた接続デバイス
２０２−１は、データ転送を再開すべく、サイクル
（８）でＣＢＲＥＱ（１）−Ｎを“０”にして、再びバ
ス使用権を要求している。以上のように、図３ではデー
タ転送を動作には全く影響を与えることなくバースト転
送が実行されており、これにより大量のデータ転送中に
緊急の転送を割り込ませる等、柔軟なアービトレーショ
ン制御が可能となる。以上が本発明のバースト転送の原
理であり、かつ上述した説明は本発明の第一の実施例を
兼ねる。

【００６０】次に、本発明の第二の実施例を図５〜図４
３を用いて詳述する。まず、本実施例におけるバス基本
仕様について示す。

【００６１】１）本実施例のバスは、アドレス・データ
多重、データ幅３２ｂｉｔ／６４ｂｉｔで、９６ｐｉｎ
コネクタ１個／２個による拡張スロットを有するバスと
する。

【００６２】２）本実施例のバスは１サイクル１００ｎ
ｓ・２相のクロックによる同期型バスとし、６４ｂｉｔ
時最大転送速度８０ＭＢ／秒のバースト転送を可能とす
る。更に、バースト転送を基本サイクルとする本実施例
のバスは、非バースト転送を１語（３２ｂｉｔ又は６４
ｂｉｔ）のみのバースト転送賭して扱うことにより、バ
ースト転送と非バースト転送との区別をなくし、３２ｂ
ｉｔ／６４ｂｉｔの両方のバースト転送をサポートす
る。

【００６３】３）本実施例のバスの共通信号戦は２４ｍ
Ａ以上でドライブされる。

【００６４】４）本実施例のバスのアービトレーション
制御及び割込み制御は、バスコントローラ（ＳＢＵＳ
Ｃ）による集中制御とする。

【００６５】５）本実施例のバスでは３２ｂｉｔ／６４
ｂｉｔ転送のみをサポートする。但し、バイト単位に設
けられたデータマスク線を用いることにより、バイト単
位のミスアライン転送を行うことができる。また、本バ
スはデータ幅６４ｂｉｔの仕様を有するが、６４ｂｉｔ
デバイスから見た場合、３２ｂｉｔ転送はスワップを伴
う。すなわち、３２ｂｉｔ仕様は６４ｂｉｔ仕様の完全
なサブセットとなるため、６４ｂｉｔデバイスから見た
場合、３２ｂｉｔ転送はスワップを伴う。

【００６６】６）本実施例のバスではエンハンス仕様と
して、クロックサイクルを８０ｎｓまでの高速化を考慮
する。

【００６７】次に、本発明に係るバスの第二の実施例の
詳細を説明する。本実施例のバスは３２ｂｉｔ／６４ｂ
ｉｔをサポートする。まず、本実施例のバスの各信号線
を順に説明する形で、詳細仕様を述べる。なお、実施例
中のタイミングチャートにおける表示は、先にも述べた
ように図４に示す通りである。また、本実施例のバスを
用いた情報処理装置の構成は基本的に図２の構成と同様
になる。また、本実施例において、ＳＢＵＳＣと各接続
デバイスとの間に接続される信号線として、図２に示し
たもの以外に、リセット線、割込み制御線、及びその他
のバス制御線が存在し、本実施例中で説明されるが、接
続関係は、図２の各のバス制御線と同様な接続構成とな
る。

【００６８】〔クロック線〕図５に本実施例のバスのク
ロック線を、図６にそのクロックタイミングを示す。本
実施例のバスは１サイクル１００ｎｓの同期バスであ
り、第一の実施例同様２相同期クロック；ＣＤＲＣＬＫ
−Ｎ及びＣＬＴＣＬＫ−Ｎを有する。

【００６９】本クロックは、図６に示したようにＣＤＲ
ＣＬＫ−Ｎの立上りドライブエッジ、ＣＬＴＣＬＫ−Ｎ
の立下りをラッチエッジ、ＣＬＴＣＬＫ−Ｎの立上りを
リリースタイミングと定義し、バスサイクルはリリース
タイミングによって定義する。

【００７０】〔同期共通線〕次に、本クロック信号に対
する同期共通信号のタイミングを図７に示す。ここで言
う同期共通信号とは、後述する図１０で示すアドレス・
データ線（図１のＣＡＤ（・，：）−Ｐ他）、図１３で
示すデータマスク線、図１５で示すパリティデータ線及
びパリティイネーブル線、図１７で示す転送制御線（図
１の実施例のバス制御線５本に相当）、図２６で示すバ
スエラー線、図２８で示すアービトレーション制御線の
全信号を指す。

【００７１】図７に示したように、本実施例においては
これら全ての同期共通信号は、ドライブエッジでドライ
ブされ、リリースタイミングでリリースされる。ドライ
ブ時の許容ディレイＣは、最小０ｎｓ、最大４０ｎｓで
ある。リリース時の許容ディレイＤは、最小０ｎｓ、最
大２５ｎｓである。したがって、同期共通信号は、出力
されているサイクルでは、ラッチエッジに対して１０ｎ
ｓ前から２５ｎｓ後まで確認していることになる。

【００７２】同期共通信号に同じ値を複数サイクル連続
して出力する場合には、１サイクル毎にドライブ・リリ
ースしても良いし、複数サイクル出力し続けても良い。
なお、本実施例におけるタイミングに関する数字は一例
に過ぎず、エンハンス仕様ではタイミングに関する全て
の数字が０．８倍される。

【００７３】〔リセット線〕図８に本実施例のリセット
線を、図９にそのリセットタイミングを示す。本実施例
のバスは２種のリセット線；ＣＰＯＲ−Ｎ、ＣＭＳＴＲ
ＳＴ−Ｎを有し、タイミングは図９に示した通りの非同
期信号である。なお、本実施例のバスにおいて、非同期
信号はリセット信号及び割込み信号のみである。本リセ
ット信号の発行により、本バス上のクロックを除く全信
号がリリースされる。

【００７４】〔アドレス・データ線〕図１０に本実施例
のアドレス・データ線を、図１１にそのタイミングチャ
ートを示す。本実施例のバスは図１０に示したように第
一の実施例同様３２ｂｉｔのアドレス・デー多重線；Ｃ
ＡＤ（・，：）−Ｐを有し、また６４ｂｉｔ転送用に３
２ｂｉｔの拡張データ線；ＣＥＤ（・，：）−Ｐを有す
る。ここで、括弧中の・は０〜３、：は０〜７で、各々
バイト０〜３とビット０〜７に対応する。タイミングは
図１１に示した通りであるが、アドレス出力時はＣＥＤ
（・，：）−Ｐは無効である。また、本バスではアドレ
スを複数サイクル連続して出力することはなく、図１２
にみるように本バスの信号名称は常に数字０が最上位側
になるように設定されている。 ＣＡＤ（・，：）−Ｐ
及びＣＥＤ（・，：）−Ｐの信号名とｂｉｔ位置の対応
は図１２に示す通りである。

【００７５】本実施例のバスのアドレスはＬＷアドレス
（３２ｂｉｔ／１アドレス）であり、２の０乗ビット
（第０ビット）はＬＷ（３２ｂｉｔ）単位である。した
がって、本バス上のアドレス空間は、１６Ｇバイト（４
Ｇロングワード）の広さを有する。６４ｂｉｔ転送の場
合、アドレス最下位（２の０乗ビットすなわち第０ビッ
ト）は、常にＣＡＤ（・，：）−Ｐ側（ＣＡＤ）が
“０”、ＣＥＤ（・，：）−Ｐが“１になる。６４ｂｉ
ｔ転送の場合、アドレス最下位（２の０乗ビットすなわ
ち第０ビット：ＣＡＤ（３，７）−Ｐ）には常に０が出
力されるものとする。

【００７６】本実施例のバスでは、３２ｂｉｔ／６４ｂ
ｉｔ転送のみをサポートする。但し、バイト単位のミス
アライン転送をサポートするため、バイト０〜３（図１
２）の各バイトに対応するデータマスク線を有する。ま
た、オプションとしてバイト０〜３の各バイトに対する
バイト単位のパリティデータ線を有する。これらについ
ては、後述する図１３、図１５を参照されたい。

【００７７】本実施例のバスのデータ転送は、全てバー
スト転送であるので、データが１回転される度に、アド
レスは１ＬＷ（３２ｂｉｔ転送時）または２ＬＷ（６４
ｂｉｔ転送時）ずつ自動的に増加する（アドレスの増加
はアドレス変更ではない。）。また、本実施例のバスで
は３２ｂｉｔデバイス／６４ｂｉｔデバイスを自由に混
在させて接続する。したがって、原則として、６４ｂｉ
ｔの接続デバイスは３２ｂｉｔ転送をサポートする３２
ｂｉｔ転送時にはＣＥＤ（・，：）−Ｐは無効となり、
６４ｂｉｔの接続デバイスから見るとスワップを伴うこ
とになる。

【００７８】〔バス制御線〕ひきつづき、本実施例にお
けるバス制御線のうちの同期共通信号線であるデータマ
スク線、パリティデータ線、パリティイネーブル線、転
送制御線及びこれらのバス制御線によるデータ転送の動
作について、図１３〜図２７を用いて説明する。

【００７９】〔データマスク線〕図１３にデータマスク
線を、図１４にそのタイミングチャートを示す。本バス
はミスアライン転送をサポートするため、図１３に示し
たように３２／６４ｂｉｔデータをの各バイト０〜３に
対するデータマスク線；ＣＭＳｋ（・）−Ｎ、ＣＥＭＳ
Ｋ（・）−Ｎ（・：０〜３がそれぞれバイト０〜３に対
応する。）を有する。タイミングは図１４に示した通り
である。バス使用権を有するマスタ、データ転送の送受
が実行される可能性がある全てのサイクルにおいて、デ
ータの各バイトについて有効；“１”あるいは無効
“０”のいずれかを出力しなければならない。ＣＥＭＳ
Ｋ（・）−Ｎは３２ｂｉｔ転送時には無効になる。

【００８０】データ無効〔ＣＭＳＫ（・）−Ｎ＝“０”
及びＣＥＭＳＫ（・）−Ｎ＝“０”〕の各バイトについ
ては、パリティ有効の場合でも、ＳＢＵＳＣはパリティ
チェックを行わない。

【００８１】本信号により、８ｂｉｔ、１６ｂｉｔ、２
４ｂｉｔのバイト（８ｂｉｔ）またはワード（１６ｂｉ
ｔ）単位のデータ転送を行うことができる。但し、この
場合はデータのスワップを伴わないので、データの位置
合わせは接続デバイスが各々行わなければならない。ま
た、本実施例のバスのアドレスはＬＷアドレス（３２ｂ
ｉｔ／１アドレス）であり、バイト（８ｂｉｔ）及びワ
ード（１６ｂｉｔ）のアドレスはバス上に出力されな
い。

【００８２】〔パリティ線及びパリティイネーブル線〕
図１５にパリティデータ線及びパリティイネーブル線
を、図１６にそのタイミングチャートを示す。本バス
は、アドレス・データ線及び拡張データ線の各バイトに
対する奇数パリティデータ線；ＣＯＰ（・）−Ｐ、ＣＥ
ＯＰ（・）−Ｐ及びパリティイネーブル信号線；ＣＰＣ
ＥＮ−Ｎを有する。タイミングは図１６に示した通りで
ある。本実施例のバスにおいてパリティはオプションで
ある。接続デバイス中、パリティをサポートする接続デ
バイスは、ＣＡＤ（・，：）−Ｐ、ＣＥＤ（・，：）−
Ｐと共にＣＯＰ（・）−Ｐ、ＣＥＯＰ（・）−Ｐを確定
させ、ＣＰＣＥＮ−Ｎに“０”を出力する。パリティを
サポートしない接続デバイスは、ＣＡＰ（・，：）−
Ｐ、ＣＥＰ（・，：）−Ｐ出力時にＣＰＣＥＮ−Ｐに
“１”を出力する。パリティをサポートしない接続デバ
イスもＣＰＣＥＮ−Ｐに“１”は出力する。

【００８３】本実施例のバスにおいては、ＳＢＵＳＣの
みがパリティチェックを行う。ＳＢＵＳＣはデータ送受
の実行及びアドレス出力時に、パリティが有効であれば
チェックを行う。エラーであれば直後のサイクルでバス
エラーを発行する。これらの詳細については、図２８と
図２９を用いて後述する。データ無効〔ＣＭＳＫ（・）
−Ｎ＝“０”及びＣＥＭＳＫ（・）−Ｎ＝“０”〕のバ
イト似付いては、パリティ有効の場合でも、ＳＢＵＳＣ
はパリティチェックを行わない。

【００８４】〔転送制御線〕引き続き、本実施例におけ
るデータ転送制御について図１７〜図２７を用いて詳述
する。

【００８５】図１７に本実施例における転送制御線を、
図１８にそのタイミングチャートを示す。本バスは６本
の転送制御線；ＣＡＤＲ−Ｎ、ＣＷＲＩＴＥ−Ｎ、ＣＢ
ＵＳＬＫ−Ｎ、ＣＭＳＴＥＮ−Ｎ、ＣＳＬＶＥＮ−Ｎ、
ＣＶＬＷＥＮ−Ｎを有する。ＣＶＬＷＥＮ−Ｎは本実施
例がデータ幅３２ｂｉｔ／６４ｂｉｔ構成のため必要と
なる制御線である。タイミングは図１８に示した通りで
ある。以下、各信号の意味と役割、データ転送の定義、
転送の手順とタイミングチャートについて先の実施例と
重複する部分も含めて説明する。

【００８６】本実施例のバスにおけるマスタは、ＣＡＤ
Ｒ−Ｎ、ＣＷＲＩＴＥ−Ｎ、ＣＢＵＳＬＫ−Ｎ、ＣＭＳ
ＴＥＮ−Ｎ、ＣＶＬＷＥＮ−Ｎによりデータ転送制御を
行う。一方、マスタによりアドレスで指定されたスレー
ブはＣＳＬＶＥＮ−Ｎ、ＣＶＬＷＥＮ−Ｎによりデータ
転送制御を行う。

【００８７】ａ）ＣＡＤＲ−Ｎ…アドレス・データ切替
え信号であり、アドレス時“０”、データ時“１”を出
力する。この信号は後述のアドレス変更及びマスタエラ
ーにも用いられる。

【００８８】ｂ）ＣＷＲＩＴＥ−Ｎ…リード転送とライ
ト転送の切替え信号で、リード転送時“１”、ライト転
送時“０”を出力する。

【００８９】ｃ）ＣＢＵＳＬＫ−Ｎ…バス使用権保持信
号である。本バスでは一回のバス使用権で複数回の異な
るアドレスへのデータ転送を連続して行うため、マスタ
は本信号によりバス使用権を保持し続ける意志を示す。
マスタはバス使用権の獲得直後から、最終送受の直前ま
で本信号に“０”を出力し、最終送受及びマスタエラー
時のみ“１”を出力する。

【００９０】ｄ）ＣＭＳＴＥＮ−Ｎ及びＣＳＬＶＥＮ−
Ｎ…それぞれマスタ及びスレーブのデータ転送イネーブ
ル信号である。マスタ及びスレーブは、各々送受が可能
な時に本信号を“０”を出力し、ウエイトをかける時に
“１”を出力する。両方の信号が“０”の時のみ、必ず
データが送受されるものとする。また、ＣＭＳＴＥＮ−
Ｎは、後述のマスタエラー及びアドレス変更にも使用さ
れる。

【００９１】ｅ）ＣＶＬＷＥＮ−Ｎ…６４ｂｉｔ転送の
イネーブル信号である。このイネーブル信号としてマス
タはアドレス出力時に、６４ｂｉｔ転送を要求する場合
は“０”を出力し、３２ｂｉｔ転送を要求する場合は
“１”を出力する。スレーブはアドレス出力直後から転
送終了まで、６４ｂｉｔ転送を許可する場合には“０”
を出力し、許可しない場合及び３２ｂｉｔ転送を要求さ
れた場合には“１”を出力する。

【００９２】本実施例のばうの１回のデータ転送は、ア
ドレス出力サイクルから転送終了サイクルまでと定義す
る。アドレス出力サイクルは、バス使用権を有するマス
タがアドレスを出力するサイクルで、〔ＣＡＤＲ−Ｎ＝
“０”且つＣＢＵＳＬＫＥＮ−Ｎ且つＣＭＳＴＥＮ−Ｎ
＝“０”〕と定義する。本実施例のバスに接続する全デ
バイスは、このサイクルでアドレスをラッチ・デコード
し、このサイクルでスレーブを指定する。一方、転送終
了サイクルは、１回のデータ転送が終了するサイクルで
あり、以下の４種がある。

【００９３】（１）最終送受実行 〔ＣＡＤＲ−Ｎ＝“１”且つＣＢＵＳＬＫ−Ｎ＝“１”
且つＣＭＳＴＥＮ−Ｎ＝“０”且つＣＳＬＶＥＮ−Ｎ＝
“０”〕 （２）アドレス変更（後述するマルチ転送） 〔ＣＡＤＲ−Ｎ＝“０”且つＣＢＵＳＬＫ−Ｎ＝“０”
且つＣＭＳＴＥＮ−Ｎ＝“１”〕 （３）マスタエラー 〔ＣＡＤＲ−Ｎ＝“０”且つＣＢＵＳＬＫ−Ｎ＝“１”
且つＣＭＳＴＥＮ−Ｎ＝“１”〕 （４）バスエラー 〔ＣＢＥＲＲ−Ｎ＝“０”〕スレーブはこれらの何れか
が発行された場合、直ちにバスをリリースし、次のアド
レス出力に備える。

【００９４】本実施例のバスでは、マスタがバス使用権
を保持したまま、複数回のデータ転送をアドレスを変更
しながら連続して行うことができる。これをマルチ転送
と呼ぶ。また、データ転送中の各ワードデータの入出力
を送受と呼ぶ。１回の転送は、アドレス出力で始まり、
任意回数の送受が行われた後、上述した４種の転送終了
サイクルのいずれかにより終了する。本実施例のバスで
は転送は全てバースト転送であり、１ＬＷの送受が実行
されると、自動的にアドレスを増加（増加はアドレス変
更ではない）して次の送受に移ることが基本になる。転
送終了サイクルは、次の送受をキャンセルするサイクル
だと言える。以下、４種の転送終了サイクルの動作につ
いて説明する。

【００９５】（１）最終送受実行：マスタは、１回のバ
ス使用権中の最後の送受を示すため、ＣＢＵＳＬＫ−Ｎ
に“１”を出力する。これを最終送受と呼ぶ。最終送受
を実行〔ＣＭＳＴＥＮ−Ｎ＝“０”且つＣＳＬＶＥＮ−
Ｎ＝“０”〕すると、転送終了と同時にバス使用権も終
了し、マスタ・スレーブ共にバスをリリースする。

【００９６】（２）アドレス変更：マスタのマルチ転送
は、一度転送を終了して次の転送を開始（アドレス出
力）する。バス使用権を保持〔 ＣＢＵＳＬＫ−Ｎ＝
“０”〕したまま転送を終了するサイクルがアドレス変
更であり、〔ＣＡＤＲ−Ｎ＝“０”且つＣＭＳＴＥＮ−
Ｎ＝“１”〕で示す。このサイクルの発行により、スレ
ーブはバスをリリースし、次のアドレス出力に備える。

【００９７】（３）マスタエラー：マスタが自身の都合
で転送及びバス使用権を終了させるもので、〔ＣＡＤＲ
−Ｎ＝“０”且つＣＢＵＳＬＫ−Ｎ＝“１”且つＣＭＳ
ＴＥＮ−Ｎ＝“１”〕の出力による。このサイクルの発
行により、マスタ・スレーブ共にバスをリリースする。

【００９８】（４）バスエラー：ＳＢＵＳＣがＣＢＥＲ
Ｒ−Ｎに“０”を出力するバスエラーで、マスタ・スレ
ーブ共に無条件でバスをリリースする。

【００９９】以下では本実施例のバスのデータ転送手順
と動作タイミングの詳細について、図１９〜図２７を用
いて説明する。データの転送手順は図１９に示す通り、
マスタエラーまたはバスエラーが発生しない限りは、１
回の転送はアドレス出力１９１で始まり、任意回数の送
受の後（非最終送受ウエイト１９２、非最終送受実行１
９３、最終送受ウエイト１９４などを経る。）、最終送
受実行１９５またはアドレス変更１９６の発行により終
了する。また、本バスのデータ転送サイクルの状態は図
２０のサイクル状態割当図に示したように、ＣＡＤＲ−
Ｎ、ＣＢＵＳＬＫ−Ｎ、ＣＭＳＴＥＮ−Ｎ、ＣＳＬＶＥ
Ｎ−Ｎの信号線により、合計１１のデータ転送サイクル
状態を持つ。この１１のデータ転送サイクル中、最終／
疑似最終送受実行、アドレス変更、マスタエラーの３つ
の状態が転送終了サイクルである。ここで、疑似最終送
受実行については後に説明する。バスエラーはどの状態
においても発生しうる。図２１は上述の説明に対応した
サイクル状態遷移図を示す。本バスにおけるデータ転送
サイクルは、エラー発生時を除き、図２１のサイクル状
態遷移図に示した何れかの遷移をとる。

【０１００】続けて、本実施例におけるデータ転送の具
体例を図２２〜図２７を用いて説明する。

【０１０１】図２２に３２ｂｉｔリード転送（４ＬＷ・
非マルチ転送）のタイムチャートを示す。同図は、４Ｌ
Ｗのリード転送の例である。マスタはアドレス出力
（１）後、すぐにデー送受可能（２）になっているが、
スレーブは１サイクルウエイト（３）してからデータを
出力（４）している。第６サイクルで最終送受が実行
（５）されて、転送が終了している。

【０１０２】マスタは第１サイクルで、アドレス１を出
力してスレーブを指定し、３２ｂｉｔ転送を要求（６）
している。指定されたスレーブは１サイクルウエイトし
た後、データ１Ａ・１Ｂ・１Ｃ・１Ｄを順次出力してい
る。この場合、データ１Ａはアドレス１に対応するデー
タで、以下アドレスは自動的に１ずつ増加する。第６サ
イクルでは最終送受が実行され、データ転送とマスタの
バス使用権同時に終了している。したがって、もし第６
サイクルにバス使用権を得た他マスタがあれば、第７サ
イクルからデータ転送を開始する。

【０１０３】本図では４ＬＷのデータ転送を行っている
が、本バスでは転送するデータ量は任意であり、また転
送手順は転送するデータ量に無関係に常に一定である。
したがって、例えば本図の第１サイクルの後に第６サイ
クルが続けば、それは１ＬＷのリード転送になる。

【０１０４】次に図２３を用いて３２ｂｉｔライト転送
（３ＬＷ・非マルチ転送）の例を述べる。同図では、３
ＬＷのライト転送が行われている。マスタはアドレス出
力（１）後、すぐにデータを送受（２）しているが、ス
レーブは１サイクルウエイト（３）してからデータを送
受（４）する。第４サイクルではスレーブはデータ送受
可能（５）であるが、マスタ側は１サイクルウエイト
（６）してからデータを出力（７）している。第６サイ
クルでは最終送受を実行（８）し、データ転送とマスタ
のバス使用権が同時に終了する。

【０１０５】マスタは、アドレス１で指定したスレーブ
に１Ａ・１Ｂ・１Ｃの３ＬＷのデータをライトする。本
バスは、データ送受はマスタとスレーブの対等なハンド
シェイクによって実行する。また、マスタは、第１サイ
クルで３２ｂｉｔ転送を要求（９）しており、この場合
スレーブは第２サイクルから転送終了まで、ＣＶＬＷＥ
Ｎ−Ｎに“１”を出力（１０）する。

【０１０６】次に図２４を用いて、３２ｂｉｔマルチ転
送（２ＬＷリード・１ＬＷライト）を説明する。同図
は、２ＬＷのリードと１ＬＷのライトをマルチ転送で連
続して行う例である。マスタは、まずアドレス１へのリ
ード転送を開始（１）し、２ＬＷの送受の後、第４サイ
クルでアドレス変更を発行（２）する。第４サイクルで
スレーブが出力するデータは無効（３）となり、アドレ
ス１へのデータ転送を終了する。マスタはバス使用権を
引続き保持しており、第５サイクルでアドレス２へのラ
イト転送を開始（４）する。第６サイクルでは最終送受
が実行され、データ転送とバス使用権が同時に終了して
いる。本図では、アドレス１から１Ａ・１Ｂの２ＬＷデ
ータのリードとアドレス２への２Ａの１ＬＷデータのラ
イトが、１回のバス使用権で連続して行われている。

【０１０７】本実施例のバスでは、１回のデータ転送中
にＣＷＲＩＴＥ−Ｎの値は変えない。したがって、リー
ドモディファイライト等はマルチ転送によって行う。マ
ルチ転送の場合、マスタはすべてのアドレス出力サイク
ルでＣＶＬＷＥＮ−Ｎをドライブする。

【０１０８】図２５に６４ｂｉｔリード転送（４ＶＬＷ
・非マルチ転送）時のタイミングチャートを示す。同図
では、４ＶＬＷのリード転送の場合を示す。マスタは第
１サイクルで、アドレス１に６４ｂｉｔ転送を要求
（１）する。この場合、アドレス１の最下位（ＣＡＤ
（３，７）−Ｐ）は“０”（２）である。第２サイクル
でスレーブは６４ｂｉｔ転送許可を応答（３）し、１サ
イクルウエイト（４）してからデータを出力する。第３
〜６サイクルで、１Ａ〜１Ｈの４ＶＬＷ（８ＬＷ）のデ
ータを送受し、第６サイクルで最終送受を実行（５）す
る。スレーブは、１回の転送中にＣＬＶＷＥＮ−Ｎの値
を変更しない。

【０１０９】図２６は３２ｂｉｔライト転送（４ＬＷ・
非マルチ転送）時のタイムチャートを示す。同図は、６
４ｂｉｔマスタが３２ｂｉｔスレーブにアクセスした場
合の例である。第１サイクルでマスタはアドレス１に６
４ｂｉｔでアクセス（１）するが、指定されたスレーブ
は第２サイクルでＣＬＶＷＥＮ−Ｎに“１”を出力し
て、６４ｂｉｔ転送を拒否している（２）ので、自動的
に３２ｂｉｔ転送となり、第２サイクルではデータ１Ａ
のみが送受（３）され、データ１Ｂは無効（４）にな
る。マスタは１サイクルウエイト（５）した後、データ
１Ｂをスワップして送受（６）する。さらに２Ｌっを３
２ｂｉｔ転送で送受して、第６サイクルで最終送受を実
行（７）する。マスタは、必要ならば第２サイクルをウ
エイトし、スレーブの応答を確認してからデータを送受
することもできる。

【０１１０】図２７に６４／３２ｂｉｔのマルチ転送
（２ＶＬＷリード・１ＬＷライト）の例について示す。
同図ではマルチ転送により、２ＶＬＷのリードと１ＬＷ
のライトの例を示している。マスタは第１サイクルでア
ドレス１に６４ｂｉｔでアクセス（１）し、スレーブは
第２サイクルで６４ｂｉｔ転送許可を応答（２）すると
同時にデータを出力（３）する。２ＶＬＷの送受の後、
第４サイクルでマスタはアドレス変更を発行（４）して
バス使用権を保持して転送を終了し、第５サイクルで今
度はアドレス２に３２ｂｉｔでアクセス（５）する。１
ＬＷの送受を行い、第６サイクルで最終送受を事項
（６）する。

【０１１１】〔バスエラー線〕本実施例のバスは、図２
８に示すバスエラー線を持ち、次の４種のバスエラー、
すなわち、（１）パリティエラー、（２）タイムアウト
エラー、（３）マスタエラー、（４）ＳＢＵＳＣエラー
がある。上記各ケラーのタイミングは図２９に示す通り
である。以下では各エラーの説明を図２９を用いて行
う。

【０１１２】（１）パリティエラー：パリティイネーブ
ル状態〔ＣＰＣＥＮ−Ｎ＝“０”〕のサイクルで、ＳＢ
ＵＳＣがパリティエラーを検出した場合、次のサイクル
でＣＢＥＲＲ−Ｎに“０”を出力する。

【０１１３】（２）タイムアウトエラー：バス使用権を
有するマスタが存在する状態で、一定サイクル数の間、
転送〔ＣＭＳＴＥＮ−Ｎ＝“０”且つＣＳＬＶＥＮ−Ｎ
＝“０”〕が実行されなかった場合、ＳＢＵＳＣがＣＢ
ＥＲＲ−Ｎに“０”を出力する。

【０１１４】（３）マスタエラー：バス使用権を有する
マスタが、自身の都合により、最終送受をせずにバス使
用権を放棄する際に発生するエラーで、〔ＣＡＤＲ−Ｎ
＝“０”且つＣＭＳＴＥＮ−Ｎ＝“１”且つＣＢＵＳＬ
Ｋ−Ｎ＝“１”〕で定義する。本マスタエラーは、転送
の中止をスレーブに指示して、バスをリリースさせるこ
とを目的とする。

【０１１５】（４）ＳＢＵＳＣエラー：ＳＢＵＳＣがバ
ス上に異常を発見した場合、バスをアドレス状態にする
ためにＣＢＥＲＲ−Ｎに“０”を出力する。なお、バス
制御そのものに支障を来す事態が発生した場合は、ＳＢ
ＵＳＣはＣＭＳＴＲＳＴ−Ｎに“０”を出力（マスタリ
セット）する。

【０１１６】なお、バスエラーサイクルが発行された場
合、マスタ・スレーブは共にバスをリリースする。但
し、後述するアービトレーション線及び割込み線は除
く。この場合、バスはＳＢＵＳＣによりコントロールさ
れる。エラーサイクルに行われた送受は、バス仕様とし
てその内容を保証せず、無効とする。

【０１１７】〔アービトレーション制御線〕以下、本実
施例におけるアービトレーション制御について、図３０
〜図３５を用いて説明する。

【０１１８】図３０にアービトレーション制御線を、図
３１にそのタイミングを示す。基本的には図３に示した
実施例と同様である。本バスに接続するデバイスでマス
タになる必要があるものは、個別にＳＢＵＳＣとリクエ
スト線；ＣＢＲＥＱ（＊）−Ｎ及びアクノリッジ線；Ｃ
ＢＡＣＫ（＊）−Ｎを接続する。タイミングは図３１に
示す通りである。

【０１１９】接続デバイス中のマスタデバイスは、バス
使用権を要求する場合ＣＢＲＥＱ（＊）−Ｎを発行す
る。 ＣＢＲＥＱ（＊）−Ｎはバス使用権を得るまで発
行し続ける。（ＣＢＡＣＫ（＊）−Ｎの発行までではな
いことに注意されたい。）ＳＢＵＳＣはアービトレーシ
ョン制御を行い、次にバス使用権を与えるマスタに対し
て、ＣＢＡＣＫ（＊）−Ｎを先出しで発行する。マスタ
はバス使用権を保持している間は、ＣＢＲＥＱ（＊）−
Ｎを発行しない。アービトレーションは全サイクル行わ
れる。

【０１２０】以下、本実施例におけるアービトレーショ
ン制御について詳細に述べる。バス使用権は、〔ＣＢＡ
ＣＫ（＊）−Ｎ＝“０”且つＣＢＵＳＬＫ−Ｎ＝“１”
且つＣＭＳＴＥＮ−Ｎ＝“０”且つＣＳＬＶＥＮ−Ｎ＝
“０”〕で成立する。つまり、ＣＢＡＣＫ（＊）−Ｎが
発行され、且つ最終送受の実行でバス使用権は成立す
る。バスアイドル状態の場合、ＳＢＵＳＣはＣＢＡＣＫ
（＊）−Ｎ＝“０”と共に、ＣＢＵＳＬＫ−Ｎ＝
“１”、ＣＭＳＴＥＮ−Ｎ＝“０”、ＣＳＬＶＥＮ−Ｎ
＝“０を出力する。これを疑似最終送受と呼び、これに
よりバス使用権が成立する。バス使用権を得たマスタ
は、次のサイクルでＣＢＵＳＬＫ−Ｎ＝“０”を出力
し、同時にデータ転送を開始（アドレス出力）する。

【０１２１】本実施例におけるバスは、他のマスタデバ
イスに転送を中止させてバス使用権を得る特権を有する
マスタデバイスを設定できる。バス使用権を有するマス
タに対して特権上位のマスタがＣＢＲＥＱ（＊）−Ｎを
発行した場合、ＳＢＵＳＣは特権上位のマスタと現在バ
ス使用権を有しているマスタの両方に対してＣＢＡＣＫ
（＊）−Ｎを発行する。このとき、現在バス使用権を有
しているマスタにはこれは打切アクノリッジとなる。打
切アクノリッジを受けたマスタは、次のデータ送受を最
終送受とするかまたはマスタエラー発行により転送を終
了するか、何れかの終了サイクルを起こす必要がある。
すなわち、打切アクノリッジを発行した場合、ＳＢＵＳ
Ｃは次のサイクルからバスを監視し、最終送受以外のデ
ータ送受が実行された場合には、バスエラーを発行して
強制的に転送を終了する。

【０１２２】アービトレーション制御はエラーには影響
されない。したがって、ＣＢＲＥＱ（＊）−Ｎはエラー
サイクルが発行された場合でもリリースしない。

【０１２３】以下に、本実施例における３例のアービト
レーションのタイミングチャート図を図３２〜図３４に
示す。また、図３５にアービトレーション状態遷移を示
す。

【０１２４】まず、図３２を用いて単純競合制御につい
て説明する。同図では、バスアイドル状態の第１サイク
ルに２つのマスタ１及び２がリクエストを発行（１）し
ている。ＳＢＵＳＣはアービトレーションを行い、第２
サイクルでマスタ１にアクノリッジを発行（２）し、同
ｊに疑似最終送受を実行（３）してバス使用権を与え
る。第３サイクルでマスタ１はリクエストを止めて
（４）データ転送を開始し、ＳＢＵＳＣはマスタ１に代
えてマスタ２にアクノリッジを発行（５）する。第５サ
イクルでマスタ１は最終送受を実行（６）し、これによ
りマスタ２のバス使用権が成立する。第６サイクルでマ
スタ２はリクエストを止めて（７）データ転送を開始す
る。

【０１２５】次に図３３を用いて打切アクノリッジ制御
を説明する。第１サイクルでアクノリッジの発行（１）
と疑似最終送受の実行（２）により、マスタ１のバス使
用権が成立する。マスタ１は、第２サイクルでリクエス
トを止めて（３）データ転送を開始する。第３サイクル
でマスタ１に対して特権上位であるマスタ０がリクエス
トを発行（４）し、ＳＢＵＳＣはこれを受けて、第４サ
イクルでマスタ０へのアクノリッジ（５）とマスタ１へ
の打切アクノリッジ（６）を発行する。打切アクノリッ
ジを受けたマスタ１は、第５サイクルで最終送受を実行
（７）し、バスをリリースする。同時にマスタ０のバス
使用権が成立し、マスタ０は第６サイクルでリクエスト
を止めて（８）データ転送を開始する。バス使用権を打
ち切られたマスタ１は、第６サイクルで再びリクエスト
を発行（９）する。なお、マスタ１は、バス使用権を保
持する第２〜第５サイクルではリクエストを発行しては
ならない。

【０１２６】図３４にはアクノリッジの取り消しを含む
競合制御を示す。マスタ３との競合に勝ったマスタ１が
第１サイクルで、アクノリッジの発行（１）と疑似最終
送受の実行（２）によりバス使用権を得る。マスタ１
は、第２〜第５サイクルでデータ転送を行う。ＳＢＵＳ
Ｃは、第２サイクルでマスタ３にアクノリッジを発行
（３）するが、第３サイクルでマスタ２からのリクエス
ト（４）を受けてアービトレーションを行い、第４サイ
クルではマスタ３へのアクノリッジを取り消して
（５）、マスタ２へアクノリッジを発行（６）する。第
５サイクルでマスタ１は最終送受を実行（７）し、同時
にマスタ２のバス使用権が成立する。第６サイクルでは
マスタ２がデータ転送を開始し、ＳＢＵＳＣは再びマス
タ３にアクノリッジを発行（８）する。

【０１２７】以上説明したアービトレーション制御は、
図３５に示したアービトレーション状態遷移図に従い行
われる。同図において、他マスタがバスを使用してデー
タ転送中の状態（１）で、マスタはまずバス獲得のため
のリクエスト（ＣＢＲＥＱ（＊）−Ｎ＝“０”）を出し
（１→２）、ＣＢＡＣＫ（＊）−Ｎ＝“０”で同時に最
終送受実行（５）になるのを待つ（２・３・４）。
（５）でバス使用権を獲得したら、リクエストを止めて
（ＣＢＲＥＱ（＊）−Ｎ＝“１”）転送を行い（６）、
最終送受実行（７）でバスをリリースする。転送中に打
切アクノリッジ（ＣＢＡＣＫ（＊）−Ｎ＝“０”）を受
けた場合（８）は、次の送受を最終送受にする（９）こ
とを要求される。

【０１２８】〔割込み制御線〕以下に図３６を用いて本
実施例における割込み制御線を説明する。本バスに接続
するデバイスで、他の接続デバイスである中央処理装置
への割込み要求を必要とするものは、個別にＳＢＵＳＣ
と割込み制御線；ＣＩＲＥＱ（＊）−Ｎを接続するもの
とする。

【０１２９】ＣＩＲＥＱ（＊）−Ｎに“０”を出力する
ことで、割り込み発生となり、非同期のレベル信号とな
る。ＳＢＵＳＣはこれを受けて、中央処理装置への割込
みベクトルの精製を行う。割込みを発生した接続デバイ
スは、中央処理装置での割込み処理実行が確認されるま
で、 ＣＩＲＥＱ（＊）−Ｎに“０”を出力し続ける。

【０１３０】ＣＩＲＥＱ（＊）−Ｎは、本バス上の他の
信号には影響を与えない。また、本バス上のエラーサイ
クルは、割込み制御には一切影響を与えない。リセット
時には、 ＣＩＲＥＱ（＊）−Ｎには“１”を出力す
る。

【０１３１】〔まとめと標準コネクタ接続ピンリスト〕
以上詳述してきた本実施例におけるシステムバスの信号
一覧を図３７にまとめた。また、それらの標準コネクタ
接続ピンリストを図３８に、拡張コネクタ接続ピンリス
トを図３９に示す。図３８と図３９に示したように、本
実施例のバスに接続するボード用コネクタとしては、３
２ｂｉｔ仕様についてＤＩＮ４１６１２の９６ｐｉｎコ
ネクタ（ユーロコネクタ）１個を標準コネクタとして規
定する。また、６４ｂｉｔ仕様では、ユーロコネクタ１
個を拡張コネクタとして追加するものとする。図３８と
図３９において、Ｋをシンク、Ｙをスリーステート、Ｖ
を電源、Ｇをグランドとして種別を示す。

【０１３２】コネクタの接続ピンの内訳は、 １）クロック線：２本 ２）リセット線：２本 ３）アドレス・データ線：３２本（拡張時６４本） ４）バス制御線：１６本（拡張時２４本） ５）アービトレーション制御線：２本（各スロットで個
別接続） ６）割込み制御線：１本（各スロットで個別接続） ７）スロット規定線：３本（各スロットで個別接続） ８）電源供給線：１４本（拡張時２２本） ９）グランド線：２２本（拡張時４４本） １０）診断用予約線：２本 １１）拡張コネクタ予備予約線：２６本（拡張時のみ） である。電源供給線の内訳は、５Ｖ×８本（拡張時１６
本）・１２Ｖ／−１２Ｖ／−５Ｖ×各２本で、−５Ｖ電
源はオプションとする。

【０１３３】〔動作例〕以下に、本実施例のシステムバ
スにおける４種類の動作とその組合せを、図４０〜図４
３にそれぞれ示したタイミングチャート１〜４で説明
し、本実施例の詳細説明を終了する。なお、これらのタ
イミングチャートは全て３２ｂｉｔ仕様の場合であり、
ＣＶＬＷＥＮ−Ｎは転送中は常に“１”に確定している
ものとして表示していない。

【０１３４】１）タイミングチャート１ 図４０には、アドレス１のスレーブからの３ＬＷのリー
ド転送をしめす。３回の送受に対してスレーブは各々２
回・１回・２回のウェイトを入れている。マスタは、デ
ータ１Ａ・１Ｂを受け取った後１回ずつウェイトを入れ
ている。第８サイクルから最終送受に入り、第９サイク
ルで実行する。

【０１３５】２）タイミングチャート２； 図４１は、アドレス１のスレーブの５ＬＷのライト転送
の例である。スレーブはデータ１Ａの送受に２回、デー
タ１Ｅの送受に１回ウェイトを入れている。マスタはデ
ータ１Ｅの送受に際して２回ウェイトを入れた後、最終
送受として実行する。この場合、第８・第９・サイクル
ではＣＢＵＳＬＫ−Ｎは“０”或いは“１”の何れでも
よい。

【０１３６】３）タイミングチャート３； 図４２は３個のマスタデバイス１，２，３によるアービ
トレーションを示した図である。第１サイクルでＣＢＲ
ＥＱ（１）−Ｎ及びＣＢＲＥＱ（３）−Ｎがバスアイド
ル状態で発行され、これを受けて第２サイクルでは、Ｓ
ＢＵＳＣがＣＢＡＣＫ（１）−Ｎを発行すると同時に擬
似最終転送を実行して、アドレス１で示されるマスタ１
にバス使用権を与えている。マスタ１は第３サイクルか
ら第７サイクルまでに４ＬＷのライト転送を行い、第７
サイクルで最終送受を実行する。第４サイクルでアドレ
ス２で示されるマスタ２がＣＢＲＥＱ（２）−Ｎを発行
し、ＳＢＵＳＣは第５サイクルでＣＢＡＣＫ（３）−Ｎ
に代えてＣＢＡＣＫ（２）−Ｎを発行している。第７サ
イクルでマスタ２のバス使用権が成立し、第８・第９サ
イクルで１ＬＷのリード転送を行っている。第８サイク
ルでＣＢＡＣＫ（３）−Ｎが再発行され、第９サイクル
では最終送受の実行により、アドレス３で示されるマス
タ３のます使用権が成立する。

【０１３７】４）タイミングチャート４； 図４３はエラー発生時の例を示している。第１サイクル
の擬似最終送受実行でバス使用権を得たアドレス１で示
されるマスタ１は、第２サイクルからライト転送をパリ
ティ付きで行っているが、データ１Ａについてパリティ
エラーが発生し、ＳＢＵＳＣは第４サイクルでＣＢＥＲ
Ｒ−Ｎを発行している。第４サイクルのデータ送受は無
効となり、マスタ１及びスレーブは一旦バスをリリース
する。第５サイクルでＳＢＵＳＣは擬似最終送受を発行
し、アドレス２で示されるマスタ２にバス使用権を与え
ている。マスタ１は、再転送のためＣＢＲＥＱ（１）−
Ｎを発行する。

【０１３８】マスタ２はアドレスにパリティを付してい
るが、指定されたスレーブはパリティをサポートしてお
らず、第７・第８サイクルではＣＰＣＥＮ−Ｎは“１”
になっている。第８サイクルではマスタ２がマスタエラ
ーを発行している。これにより転送は中止され、マスタ
２及びスレーブはバスをリリースする。

【０１３９】第９サイクルで、ＳＢＵＳＣは擬似最終転
送を実行してマスタ１にバス使用権を与え、マスタ１は
第１０サイクルでアドレス１への再転送を開始する。

【０１４０】なお、上述した実施例においては、アドレ
ス・データ多重化線として、３２ｂｉｔ，３２ｂｉｔ／
６４ｂｉｔの例を示し、単位アドレスに相当するデータ
幅をアドレス・データ多重化線の本数と一致させる構成
を説明したが、もしアドレス空間を拡張する必要が生じ
た場合、独立のアドレス線を付加するか、又は上述した
バス制御線の一部と多重化する構成とするなど、一部の
変更を加えても良いことはいうまでもない。

【０１４１】上述した実施例のバスを使用したシステム
の構成例におけるバス制御部ＳＢＵＳＣの内部構成の一
実施例を図４４に示す。本実施例のＳＢＵＳＣは図２の
実施例に対応したものを示している。

【０１４２】図４４において、９１は図２のシステム構
成図におけるバス制御部ＳＢＵＳＣを示しており、内部
構成として、９１１はクロック・タイミング発生部、９
１２はマイクロプロセッサ部、９１３は内部メモリ・レ
ジスタ、９１４はアドレスデコーダ、９１５はバス状態
判定部、９１６は制御信号生成部、９１７はプライオリ
ティエンコーダ、９１８はバス権決定部、９１９はステ
ータスレジスタ、９２０は双方向信号入出力用ドライバ
である。

【０１４３】図４４は上述した実施例のうちアドレス・
データ多重の同期型バスの構成例であるが、他の場合も
本図により合わせて述べる。以下、各部の動作について
説明する。

【０１４４】クロック・タイミング発生部９１１はバス
制御部９１内の各部で使用される各種のクロック・タイ
ミングを発生して、各部に供給する。また、同期型バス
においてはバスクロックＣＤＲＣＬＫ−Ｎ，ＣＬＴＣＬ
Ｋ−Ｎを発生して、システムバス上に出力する。マイク
ロプロセッサ部９１２は、バス制御部全体の動作を制御
する。この制御は、システムの中央処理装置（図示せ
ず）により、内部メモリ・レジスタ９１３に書き込まれ
るプログラム及びパラメータに基づき、ステータスレジ
スタ９１９の内容を参照しながら、バス制御部内の各部
へコマンドを発行することによって行われる。内部メモ
リ・レジスタ９１３は、システムの中央処理装置からシ
ステムバスを通して読み書きのできる記憶回路であり、
マイクロプロセッサ部９１２の動作を規定するプログラ
ム及びパラメータが設定される。マイクロプロセッサ部
９１２は該プログラム及びパラメータに基づいて動作す
る、汎用ＣＰＵ回路で構成される。

【０１４５】アドレスデコーダ９１４は、システムバス
上のアドレスをデコードし、内部メモリ・レジスタ９１
３の書き込み・読み出しを指示する。アドレス・データ
分離型バスの場合には、アドレス線のみがアドレスデコ
ーダ９１４に入力される。バス状態判定部９１５は５本
のバス制御線ＣＷＲｉＴＥ−Ｎ，ＣＡＤＥ−Ｎ，ＣＭＳ
ＴＥＮ−Ｎ，ＣＳＬＶＥＮ−Ｎ，及びＣＢＵＳＬＫ−Ｎ
の状態を監視して、その組合わせからバスの状態を判定
して、ステータスレジスタ９１９に書き込むエンコード
論理回路である。マイクロプロセッサ部９１２は、ステ
ータスレジスタ９１９の内容を参照することにより、バ
スの状態を確認することができる。制御信号生成部９１
６は、マイクロプロセッサ部９１２からのコマンド９２
１に基づいて、バス制御線への出力信号を生成するデコ
ード論理回路である。バス制御部ＳＢＵＳＣ９１がシス
テムバスのマスタまたはスレーブになった場合、または
リセット・エラー等によりバスを初期化する場合等に
は、マイクロプロセッサ部９１２は、コマンド９２１に
よりバス制御信号を出力する。

【０１４６】プライオリティエンコーダ９１７は、シス
テムバスに接続する各デバイスからの、合計ｌ本のリク
エスト線入力を受け、マイクロプロセット部９１２によ
り設定される優先順位に基づいて、最も優先度の高いバ
ス権要求を選び出すプライオリティエンコーダ回路であ
る。選択結果はバス権決定部９１８に送られると同時
に、ステータスレジスタ９１９に書き込まれる。マイク
ロプロセッサ部９１２は、ステータスレジスタの内容を
参照することにより、バス権要求の状態を確認すること
ができる。バス権決定部９１８は、プライオリティエン
コーダ９１７の選択結果と、マイクロプロセッサ部９１
２からのコマンド９２１に基づいて、バス権を与えるマ
スタを決定し、ｍ本のアクノリッジ線に信号を出力する
デコード論理回路である。バス権をどのマスタに与えて
いるかは、ステータスレジスタ９１９に書き込まれる。
マイクロプロセッサ部９１２は、ステータスレジスタ９
１９の内容を参照することにより、バス権の状態を確認
することができる。

【０１４７】ステータスレジスタ９１９には、バスの状
態、バス権の状態、及びバス権要求の状態が、マイクロ
プロセッサ部９１２へのステータスとして書き込まれ
る。マイクロプロセッサ部９１２は、これらのステータ
スを参照して、内部メモリ・レジスタ９１３内のプログ
ラム及びパラメータに従って、バス及びバス権の状態を
還移させるコマンド９２１を、制御信号生成部９１６及
びバス権決定部９１８に対して発行する。

【０１４８】他のマスタのバースト転送を中止させる特
権を持つマスタは、パラメータとして内部メモリ・レジ
スタ９１３に設定される。マイクロプロセッサ部９１２
は、ステータスレジスタ９１９の内容を参照して、パラ
メータ設定された特権マスタからのバス権要求が生じた
場合には、バス権況定部９１８に転送中止のコマンドを
９２１発行する。バス権決定部９１８は、該コマンドを
デコードして、アクノリッジ線（図２、ＣＢＡＣＫ
（＊）−Ｎ）へ、転送中止命令を出力する。同時に該特
権マスタへのアクノリッジが発行されるのは上述のとお
りである。

【０１４９】以上のように、本構成のバス制御部ＳＢＵ
ＳＣ９１は、上述した実施例における転送中止命令を含
むアービトレーション制御を行うことができる。

【０１５０】本例では、内部メモリ・レジスタ９１３に
プログラム及びパラメータを外部から設定するようにし
ているが、外部からの変更が不要な場合には、これを内
部ＲＯＭ等により内臓あうることもできる。また、マイ
クロプロセッサ部９１２は、汎用ＣＰＵ回路を用いる以
外に、専用の論理演算回路によって構成することもでき
る。

【０１５１】また、バス制御部ＳＢＵＳＣの内部構成の
他の実施構成例を図４５に示す。図４５において１００
はシステム構成図におけるバス制御部ＳＢＵＳＣを示
し、内部構成として、１００１はクロック・タイミング
生成回路、１００２はプログラム・メモリ、１００３，
１０１０はデコーダ回路、１００４はエンコーダ回路、
１００５，１００９はレジスタ、１００６は命令演算
器、１００７はコマンドバッファ、１００８はプライオ
リティエンコーダ、１０１１、１０１２は双方向信号入
出力用ドライバである。図４５はアドレス・データ多重
の同期型バスの実施例を示しており、バス制御部ＳＢＵ
ＳＣ１００の各部はシステムバスに同期して動作する。
以下、各部の動作について説明する。

【０１５２】クロック・タイミング生成回路１００１
は、システムバスのクロックＣＤＲＣＬＫ−Ｎ、ＣＬＴ
ＣＬＫ−Ｎを生成・ドライブすると同時に、バス制御部
１００内の各部が同期して動くためのタイミング信号を
生成する。バス制御部ＳＢＵＳＣ１００はシステムバス
に同期して、ＲＡＭなどのプログラム・メモリ１００２
に格納されたマイクロコードプログラムに基づいて動作
する。

【０１５３】プログラム・メモリ１００２はシステムの
中央制御部（図示せず）から見てシステムバスのアドレ
ス空間上に有り、システムバスを介して、システムの中
央制御部によって、読み出し・書き込みを行える。デコ
ーダ回路１００３は、システムバス上のアドレスをデコ
ードして、プログラム・メモリ１００２の読み出し・書
き込み指示信号を出力する。

【０１５４】エンコーダ回路１００４は、ＣＷＲＩＴＥ
Ｎ−Ｎ、ＣＡＤＲ−Ｎ、ＣＭＳＴＥＮ−Ｎ、ＣＳＬＶＥ
Ｎ−Ｎ、ＣＢＵＳＬＫ−Ｎの５本のバス制御線の状態を
見て、バスの状態を判定してコード化する。コード化の
例を図４６に示す。図４６では、左側に５本の制御線の
状態の組合せを、中央に各組合せが示すバスの状態を、
右側に各状態に対応するコードを示してある。×印はＨ
ｉＧＨ・ＬＯＷどちらでもよい場合である。エンコーダ
回路１００４は、入力される５本のバス制御線の状態の
組合せを、対応するコードに機械的に変換する。生成さ
れたコードは、レジスタ１００５に書き込まれると同時
に、デコーダ回路１００３に送られる。デコーダ回路１
００３は、コード“０００”または“００１”が送られ
た場合のみ、アドレスをデコードし、アドレスがプログ
ラム・メモリ１００２のアドレスに該当した場合、コー
ドが“０００”ならプログラム・メモリ１００２への書
き込み指示信号を、コードが“００１”なら読み出し指
示信号を出力する。これにより、プログラム・メモリ１
００２の内容の読み出し・書き込みができる。

【０１５５】命令演算器１００６は、プログラム・メモ
リ１００２上のマイクロコードに従って動作する論理演
算器で、コマンドバッファ１００７、プログラム・メモ
リ１００２、レジスタ１００５、１００９からの合計ｋ
ビットの入力を論理演算して、ｋ‘ビットの出力をコマ
ンドバッファ１００７に書き込む。論理演算のフォーマ
ットの例を図４７に示す。図４７ではｋビットの入力信
号は、コマンドバッファ１００７から入力されるｋ１ビ
ットのメモリアドレス、プログラム・メモリ１００２か
ら入力されるｋ２ビットのマイクロコード、エンコーダ
回路１００４によってレジスタ１００５に書き込まれる
３ビットのコード、プライオリティエンコーダ１００８
によってレジスタ１００５に書き込まれるｋ３ビットの
リクエスト線番号、及びレジスタ１００９から入力され
るｋ４ビットのアクノリッジ線番号からなっている。ま
た、ｋ’ビットの出力信号は、ｋ１ビットのメモリアド
レス、ｋ３ビットのレジスタ１００９の制御信号、小よ
ｂ位１０ビットのバス制御線用信号からなっており、コ
マンドバッファ１００７に書き込まれる。命令演算器１
００６は、プログラム・メモリ１００２からのｋ３ビッ
トのマイクロコーダに従ってｋビットの入力信号に機械
的に変換する。

【０１５６】コマンドバッファ１００７はラッチ回路で
あり、命令演算器１００６のｋ‘ビットの出力を、１命
令サイクルの間保持する。ｋ’ビットのうち、ｋ１ビッ
トのメモリアドレスは、プログラム・メモリ１００２と
命令演算器１００６に送られる。プログラム・メモリ１
００２はｋ２ビットのデータ幅を持っており、コマンド
バッファ１００７から送られるメモリアドレスで指定さ
れたマイクロコードを、命令演算器１００６へ出力す
る。命令演算器１００６は、マイクロコードに従って現
在のメモリアドレスから、次のメモリアドレスを算出し
て、コマンドバッファ１００７に書き込む。

【０１５７】プライオリティエンコーダ１００８は、ｌ
本のリクエスト線入力ＣＢＲＥＱ（＊）−Ｎを受けて、
優先順位の最も高いリクエストを選び出すプライオリテ
ィエンコーダで、選ばれたリクエストに対応するｋ３ビ
ットのリクエスト線信号をレジスタ１００５とレジスタ
１００９に出力する。レジスタ１００５には、エンコー
ダ１００４からの３ビットのバス状態を示すコードと、
プライオリティエンコーダ１００８からのｋ３ビットの
リクエスト線信号が書き込まれる。

【０１５８】レジスタ１００９はｋ４ビットのアクノリ
ッジ線番号を２組保持するレジスタである。ｋ４ビット
のアクノリッジ線番号はプライオリティエンコーダ１０
０８により書き込まれるｋ３ビットのリクエスト線信号
に、コマンドバッファ１００７から送られるｋ５ビット
のレジスタ制御信号の一部を加えたものである。レジス
タ１００９には、アクノリッジ線番号が、現在バス使用
権を有するマスタと、次にバス使用権が与えられるマス
タの２組について、ダブルバ０６に送られ、次にバス使
用権が与えられるマスタについての１組又は２組両方が
デコーダ回路１０１０に送られる。ダブるバッファの切
り替え、デコーダ回路へアクノリッジ線番号を１組送る
か２組送るかの切り替えの制御は、コマンドバッファ１
００７から出力されるｋ５ビットのレジスタ制御信号の
一部によって行われる。

【０１５９】命令演算器１００６には、レジスタ１００
５、１００９から３ビットのバス状態を示すコードと、
ｋ３ビットのリクエスト線信号、ｋ４ビットの現在バス
使用権を有しているマスタのアクノリッジ線番号が入力
される。これらは、バスの状態、リクエストの状態、バ
ス使用権の状態を示す情報である。命令演算器１００６
は、プログラム・メモリ１００２からのマイクロコード
に基づいて、上記情報から、バス制御線及びアクノリッ
ジ線の次の状態を定めるコマンドをｋ５ビットのレジス
タ制御信号と、１０ビットのバス制御線用信号の形で演
算して、コマンドバッファ１００７に書き込む。

【０１６０】ｋ５ビットのレジスタ制御信号は、レジス
タ１００９のダブルバッファ切替信号、デコード回路１
０１０へアクノリッジ線番号を１組または２組送る切替
信号、及びリクエスト線番号を対応するアクノリッジ線
番号に変換するための付加ビットからなる。命令演算器
１００６は、バスの状態を示すコードが図１１で１０１
０または１０１１の場合、バス使用権が移動するので、
ダブルバッファを切り替える指示を出す。また、リクエ
ストの状態とバス使用権の状態を比較し、現在バス使用
権を有しているマスタに対して特権上位のマスタからリ
クエストがある場合には、デコード回路１０１０へアク
ノリッジ線番号を２組送り指示を出す。

【０１６１】１０ビットのバス制御線用信号は、上述の
５本のバス制御線の各々について、出力のＯＮ／ＯＦＦ
とＨｉＧＨ／ＬＯＷの切替えを示す各２ビットで、バス
制御部ＳＢＵＳＣ１００がバス制御線を、エラー後の初
期化あるいはプログラム・メモリ１００２の読み出し・
書き込みのために、直接制御できるようになっている。

【０１６２】デコーダ回路１０１０は、レジスタ１００
９からの１組または２組のアクノリッジ線番号をデコー
ドして、ｍ本のアクノリッジ線ＣＢＡＣＫ（＊）−Ｎの
内１本又は２本を有効にする。通常は、次にバス使用権
が与えられるマスタに対する１本だけが有効になるが、
現在バス使用権を有しているマスタに対して特権上位の
マスタからリクエストがある場合には、命令演算器１０
０６からコマンドバッファ１００７を通じてレジスタ１
００９にアクノリッジ線番号を２組とも出力する指示が
送られ、デコーダ回路１０１０は、現在バス使用権を有
しているマスタに対するアクノリッジ線ＣＢＡＣＫ
（＊）−Ｎも有効にする。これにより、バースト転送の
中止命令の発行が行われる。

【０１６３】以上のように、バス制御部ＳＢＵＳＣ１０
０は、バス状態とリクエストの状態を監視して、５本の
バス制御線とアクノリッジ線ＣＢＡＣＫ（＊）−Ｎに信
号を出力することにより、システムバスを制御すること
できる。

【０１６４】本実施例ではプログラム・メモリ１００２
に中央制御部から読み出し、書き込みを行うことによ
り、バス制御部ＳＢＵＳＣ１００をプログラム制御する
ようにしているが、バス仕様が確定している場合には、
プログラム・メモリ１００２にＲＯＭ等を用いることに
より、プログラムを内蔵することもできる。

【０１６５】また、本実施例では、命令演算器１００６
として、マイクロコードに従って動作する専用の論理演
算回路（ＡＬＵ）を用いて構成しているが、命令演算器
とｓちえ、図４４の実施例に示すようには尿のマイクロ
プロセッサを含む構成をとることもできる。

【０１６６】続いて、図５以降の実施例に用いられるバ
ス制御部ＳＢＵＳＣの内部構成の実施例を図４８、図４
９に示す。これらの実施例は先の図４４、図４５の実施
例に対応しているため、共通部の詳細な説明は省略す
る。

【０１６７】図４８、図４９において、パリティジェネ
レータ・チェッカ９５１、１０５１は、バス制御部９
１、１００がＣＡＤ（・，：）−Ｐを出力するときに
は、該データに対応するパリティデータを生成して、Ｃ
ＯＰ（・）−Ｐ上に出力する。又他のバス接続デバイス
が、ＣＡＤ（・，：）−Ｐ及びＣＥＤ（・，：）−Ｐを
用いてデータの送受を行うときには、図１３〜図１６で
説明した手順に従って、ＣＭＳＫ（・）−Ｎ、ＣＥＭＳ
Ｋ（＊）−Ｎ、ＣＰＣＥＮ−Ｎ及びＣＶＬＷＥＮ−Ｎを
参照し、パリティデータＣＯＰ（・）−Ｐ及びＣＥＯＰ
（・）−Ｐの有効な部分に対して、データのパリティチ
ェックを行い、エラーを検知した場合は、ＣＢＥＲＲ−
Ｎを図２９で説明したタイミングで出力する。

【０１６８】プライオリティエンコーダ９５２、１０５
２は、ｐ本の割込み制御線ＣｉＲＥＱ（＊）−Ｎの入力
を受け、発生している割込みのうち、最も優先度が高い
割込みをエンコードして、ｑ本の割込み通知線ｉＮＴＡ
ＣＫ（＊）−Ｎに出力して、ＣＰＵ等の割込み処理を行
うデバイスに通知する。ｉＮＴＡＣＫ（＊）−Ｎはバス
制御部と割込み処理を行うデバイスの間の専用線であ
り、バス制御線には含まれない。

【０１６９】リセット制御部９５３、リセット生成回路
１０５３は、バス上の２本のリセット線ＣＰＯＲ−Ｎ、
ＣＭＳＴＲＳＴ−Ｎの入力を受け、リセットが指示され
た場合、バス制御部９１、１００の各部に対するリセッ
ト信号を生成して、リセット制御を行う。

【０１７０】さて、実施例の説明の最後に、図５０を用
いて、上述の本発明の実施例の乞うかについて説明す
る。図５０（ａ）は、従来技術によるバス上のバス接続
デバイスにおける、データ転送の動作を示す流れ図であ
り、図５０（ｂ）は上述の実施例のバスの場合の流れ図
である。

【０１７１】従来技術によるバスの場合、データ転送を
行うバス接続デバイスは、まず、該データの転送がバー
ストモードであるかどうかを判断し（５１１）、バース
トモードでない場合には、設定されたアドレスに対応す
るデータの送受を行い（５１２）、転送を終了する。バ
ーストモードの場合は、まず該モードにおいて指示され
ている転送対象データの語数を記憶する（５３１）。次
に、設定されたアドレスに対応するデータの送受を行い
（５１４）、送受したデータの語数が指示された語数に
達したかどうかを判断する（５１５）。達していれば転
送を終了し、達していない場合は設定アドレスの値を１
増やして（５１６）、次のデータの送受を行い、指定さ
れた語数のデータを送受するまで繰返す。

【０１７２】一方、実施例のバスの場合、データ転送を
行うバス接続デバイスは、まず設定されたアドレスに対
応するデータの送受を行い（５２１）、該送受が最終送
受であるかどうか判断し（５２２）、最終送受ならば転
送を終了し、最終送受でない場合は設定アドレスを１増
やして（５２３）、次のデータの送受を行い、最終送受
が行われるまで繰返す。

【０１７３】以上のように、上述の実施例の構成では、
従来技術よりもデータ転送の制御手順が、全てのデータ
転送をバーストモードで行うことにより簡易化されてお
り、図５０（ａ）における判断（５１１）及び動作（５
１３）を行うための制御回路が不要となり、ハードウェ
ア量を少なくできるという効果がある。

【０１７４】

【発明の効果】本発明によれば、すべてのデータ転送を
バースト転送で行うことができるため、制御手段・制御
回路を簡略化することができる。また、データ転送をハ
ンドシェイクで行うことにより、任意且つ可変の転送間
隔でバースト転送を行うことが可能となる。バースト転
送の最終の転送データを特定できるため、任意量のデー
タをバースト転送で連続的に転送できる。さらに、バー
スト転送の動作を妨げずにバースト転送の中止命令発行
が行えるため、任意量のデータのバースト転送に適した
アービトレーションを行うことができる。

【０１７５】さらに、本発明によれば、１回のバス使用
権でアドレスを変更しつつ複数回のデータ転送を行うこ
とができるので、複数アドレスへの大量のデータの分配
およびリードモディファイライト転送を連続して効率的
に行うことができ、バスのスループットが向上するとい
う効果がある。

【０１７６】また、バス制御部がデータ転送の動作を妨
げることなくデータ転送の中止を命令することにより、
優先度の高いバス使用権の要求を割り込ませることがで
き、これにより１個のデバイスによってバスが長時間独
占されて他のデバイスの動作が制限されるのを防ぐこと
ができる。

【０１７７】また、本発明によれば、アドレス・データ
多重化式の情報処理装置用バスにおいて、全てのバス接
続デバイスに対して冗長性のないアドレスを与えること
によって、最も効率の良いアドレス空間を与えることが
できる。また、転送データ幅がアドレス・データ多重化
線の幅よりも小さいバス接続デバイスについては、転送
するデータの幅及びデータ線内での位置を、多重化され
たアドレスを制御することなく、簡単な制御回路で制御
できるという効果がある。

【図面の簡単な説明】

【図１】本発明のバースト転送の原理、及び本発明の一
実施例の動作概要を示すデータ転送のタイミングチャー
ト図である。

【図２】本発明のバスを用いた情報処理装置の一実施例
を示す図である。

【図３】本発明の一実施例におけるアービトレーション
の動作概要を示すタイミングチャート図である。

【図４】本発明の第二の実施例のタイミングチャート図
の表示例を説明するための図である。

【図５】第二の実施例のクロック線を説明する図であ
る。

【図６】図５のクロック線のタイミング図である。

【図７】第二の実施例の同期共通信号線のタイミング図
である。

【図８】第二の実施例のリセット線を説明する図であ
る。

【図９】図８のリセット線のタイミング図である。

【図１０】第二の実施例のアドレス・データ線を説明す
る図である。

【図１１】図１０のアドレス・データ線のタイミング図
である。

【図１２】図１０のアドレス・データ線のｂｉｔ位置の
対応図である。

【図１３】第二の実施例のデータマスク線を説明する図
である。

【図１４】図１３のデータマスク線のタイミング図であ
る。

【図１５】第二の実施例のパリティ線及びパリティイネ
ーブル線の説明図である。

【図１６】図１５のパリティ線及びパリティイネーブル
線のタイミング図である。

【図１７】第二の実施例の転送制御線を説明する図であ
る。

【図１８】図１７の転送制御線のタイミング図である。

【図１９】第二の実施例のデータ転送手順を説明する図
である。

【図２０】第二の実施例のサイクル状態図である。

【図２１】第二の実施例のサイクル状態遷移図である。

【図２２】第二の実施例のバスのデータ転送のタイミン
グ図である。

【図２３】第二の実施例のバスのデータ転送のタイミン
グ図である。

【図２４】第二の実施例のバスのデータ転送のタイミン
グ図である。

【図２５】第二の実施例のバスのデータ転送のタイミン
グ図である。

【図２６】第二の実施例のバスのデータ転送のタイミン
グ図である。

【図２７】第二の実施例のバスのデータ転送のタイミン
グ図である。

【図２８】第二の実施例のバスエラー線を説明する図で
ある。

【図２９】図２８のバスエラー線のタイミング図であ
る。

【図３０】第二の実施例のアービトレーション線を説明
する図である。

【図３１】図３０のアービトレーション線のタイミング
図である。

【図３２】第二の実施例のアービトレーションのタイミ
ングチャート図である。

【図３３】第二の実施例のアービトレーションのタイミ
ングチャート図である。

【図３４】第二の実施例のアービトレーションのタイミ
ングチャート図である。

【図３５】第二の実施例のアービトレーション状態遷移
図である。

【図３６】第二の実施例の割込み制御線を説明する図で
ある。

【図３７】第二の実施例の信号線一覧を示す図である。

【図３８】第二の実施例のコネクタ接続ピンリストを示
す図である。

【図３９】第二の実施例のコネクタ接続ピンリストを示
す図である。

【図４０】第二の実施例におけるスレーブからのリード
転送時のバスの動作を示すタイミングチャート図であ
る。

【図４１】第二の実施例におけるスレーブのライト転送
時のバスの動作を示すタイミングチャート図である。

【図４２】第二の実施例におけるアービトレーション時
のバスの動作を示すタイミングチャート図である。

【図４３】第二の実施例におけるエラー発生時のバスの
動作を示すタイミングチャート図である。

【図４４】本発明のバス制御部の一実施例の内部構成図
である。

【図４５】本発明のバス制御部の他の実施例の内部構成
図である。

【図４６】本発明のバス状態の判定コード列の一例を示
す図である。

【図４７】本発明のバス制御部における論理演算のフォ
ーマット例を示す図である。

【図４８】本発明のバス制御部の更なる実施例の内部構
成図である。

【図４９】本発明のバス制御部の更なる実施例の内部構
成図である。

【図５０】本発明の実施例の効果を説明するためのフロ
ーチャート図である。

【符号の説明】

ＳＢＵＳＣ…バス制御部 ２０２…接続デバイス ＣＤＲＣＬＫ−Ｎ、ＣＬＴＣＬＫ−Ｎ…クロック線 ＣＰＯＲ−Ｎ、ＣＭＳＴＲＳＴ−Ｎ…リセット線 ＣＡＤ（・，：）−Ｐ…アドレス・データ線 ＣＥＤ（・，：）−Ｐ…拡張データ線 ＣＭＳＫ（・）−Ｎ，ＣＥＭＳＫ（・）−Ｎ …データ
マスク線 ＣＯＰ（・）−Ｐ，ＣＥＯＰ（・）−Ｐ…パリティデー
タ線 ＣＰＣＥＮ−Ｎ…パリティイネーブル線 ＣＡＤＲ−Ｎ…アドレス・データ切替線 ＣＷＲＩＴＥ−Ｎ…リード・ライト切替線 ＣＢＵＳＬＫ−Ｎ…バス使用権保持表示線 ＣＭＳＴＥＮ−Ｎ…マスタ側送受イネーブル線 ＣＳＬＶＥＮ−Ｎ…スレーブ側送受イネーブル線 ＣＶＬＷＥＮ−Ｎ…６４ｂｉｔ転送イネーブル線 ＣＢＥＲＲ−Ｎ…バスエラー信号線 ＣＢＲＥＱ（・）−Ｎ…マスタリクエスト信号線 ＣＢＡＣＫ（・）−Ｎ…マスタアクノリッジ信号線 ＣＩＲＥＱ（・）−Ｎ…割り込みリクエスト線

───────────────────────────────────────────────────── フロントページの続き (72)発明者 川口 仁 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所マイクロエレクトロニク ス機器開発研究所内 (72)発明者 直原 正己 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所マイクロエレクトロニク ス機器開発研究所内 (72)発明者 木村 光一 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所マイクロエレクトロニク ス機器開発研究所内 (72)発明者 持田 哲也 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所マイクロエレクトロニク ス機器開発研究所内 (72)発明者 小林 一司 神奈川県秦野市堀山下１番地 株式会社日 立製作所神奈川工場内

Claims (4)

【特許請求の範囲】
1. 【請求項１】アドレスとデータを同一の多重化線を用い
   て伝送するアドレス・データ多重化式の情報処理装置用
   バスであって、単位アドレスに相当するデータバス幅
   と、該アドレス・データ多重化線の本数とが同一である
   ことを特徴とする情報処理装置用バス。
2. 【請求項２】前記アドレス・データ多重化線の本数をｎ
   本とする時、ｎビットを1語として、２のｎ乗語のアド
   レス空間を有する請求項１記載の情報処理装置用バス。
3. 【請求項３】前記アドレス・データ多重化線の一部分の
   みを有効及び無効のいずれかにする制御部と、前記デー
   タバス幅より小さい単位のデータを転送する手段とをさ
   らに有する請求項１記載の情報処理装置用バス。
4. 【請求項４】請求項１乃至３のいずれかに記載の情報処
   理装置用バスを、少なくとも一つゆうすることを特徴と
   する情報処理装置。