JPH03135647A - 情報処理装置用バス，バス制御方法，及びバス制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔庭東上の利用分野〕 本発明は、バーンナルコンビエータ・ワークステージ覆
ンΦワードプａセッサ等の情報処理装置に用いられるバ
ス、及びバス制御方法、及びその装置に関する。

〔従来の妖術〕

従来の情報処理装置用バス、及びそのアービトレーシ冒
ンなどのバス制御方式は、アイ−イー・イー・イー、ス
タンダード　７オー　ア　シンブル　５２ビツト　バッ
クプレーン　バス：ヌーバス（１９８８）　謁２１頁か
ら第６２頁（Ｉ　Ｅ　Ｅ　Ｅ　５ｔａｒｕｔａｒｃＬｆ
ｏｒ　ａ　Ｓａｍｐｌｅ　５２ｂｚｔ　Ｂａｃｋｐｌａ
ｎｍ　Ｂｕｓ　：　Ｎｕｂｗｚ　。

ＡＮＳＩ／ＩＥＥＥ　　Ｓｔｄ　　１１９６−１９８７
（１９８８）ＰＰ２ｊ　−６２）　Ｋ記載のように、１
回に１アドレスに対応するデータのみを転送するモード
と、バースト転送或いはブロック転送と呼ばれる１回に
単数または複数のアドレス九対して連続的にデータを転
送するモードを有し、データ転送時にモードの種別をモ
ード庫などを用いてバス上で区別できるようになってい
た。また、アービトレーシ曹ンで得た１回のバス便用翰
は１回の１０ツク転送、ワード転送或いはブロードキャ
スト転送等に対応し℃おり、任意にアドレスを変更して
ａ数回のデータ転送を行うためには、アービトレーシ■
ンによるバス使用権の獲得を複数回行わねはならないよ
うになっていた。

支に又、単位アドレスに相当するデータ幅が、データバ
ス幅より小さくなりていた。すなわち。

データバス幅が５２ビツトであるのに対し、単位アドレ
スは８ビツト丁なわち１バイト輪に相当し【おり、アド
レス空間は２１１バイト、５２ビツトを１飴とした場合
、２紳語となり℃いる。また、データバス幅より小さい
単位のデータを転送するためには、アドレスの下位ビッ
トと、アドレスのデータ癲以外のバス制御線の両方を用
いて制御を行う必要があった。

上記の従来例では、８ビツトまたは１３ビツト単位の転
送を行うためには、アドレスの下位２ピツ。

トと、他のバス制御線２本を用いて制御するよう［なっ
ている。

〔発明が解決しようとする課題〕 上記従来技術は、２つのそ−ド’に有するため。

バスＫｍ絖するデバイスはその両方に対応しなければな
らず、制御手順が複雑になる、或いは制御回路のハード
ウェア意が大きくなる寺の問題があった。

更に、上記従来Ｉｉ術は、大意のデータを複数のアドレ
スに分配する等の応用が考慮されておらずアドレスを変
更する毎にアービトレーシ曹ンによってバス使用権を獲
得し直さなけれ（工ならないという問題があった。

更に又、上記従来技術は、アドレス空間の大きさが、転
送可能な蔵小のデータ幅によって制限され、−万データ
バス幅より小さいデータ幅の転送を行う場合には、多重
化されたアドレス線と、他のバス制御線の両方な制御し
なければならないようになっていた。このため、データ
バス鴨と同じ幅のデータ１に転送できるバス接続デバイ
スにとり℃は、アドレスの下位ビットが冗量となってア
ドレス空間が不必要に小さく制限され、データバス輻よ
りデータ幅の小さいバス微続デバイスにとっては、デー
タ線と多重化されたアドレス線と他のバス制御線の両方
を制御しなけれはならないため制御回路が複Ｉ＠になる
、という問題があった。

本発明の目的は情報処理装置におけるデータ転送用バス
の制御＋職、或いは制御回路を簡略化できるバス、バス
制御方法、及びその装置を提供することにある。

本発明の他の目的は、１回のバス使用権で任意にアドレ
スを変更しつつ複数回のデータ転送を竹うことにより、
大意のデータの分配等の応用を速やかに行うことが可能
なバス制御方法、及びその鉄ｔ１ｔを提供することにあ
る。

本発明の更なる目的は％　１個の接続デバイスにより、
バスが置時間独占されることのないバスアービトレーシ
ｌン制御方法、及びその装置を提供することにある。

本発明の史なる他の目的は、アドレス・データ多ｌ化式
のバスとして、アドレス空間の効率が最も良くかつ制御
回路が簡単となるバスを提供することにある。

（１１題を解決するだめの手段〕 上記目的を達成するため　、本発明においてはバス上で
のデータ転送をバースト転送モードのみとし、全てバー
スト転送により任意量のデータを連続的に転送する構成
をとる。また、本発明においては、データ転送の間隔を
可変にするために、データ転送をデータ転送元とデータ
転送先の−Ｐ−ンドシエイクによりて行う。更にまた、
本発明においては、任＊童のデータのバースト歓送に対
して転送の終了を示すため、バースト転送中に、特定さ
れるデータが該転送の最故の転送データであることを、
バス上で示す構成をとる。

本発明においては、バスアービトレーシ■ン制御のため
、バスの仕様として、バス使用権の終了と１回のデータ
転送の終了とを独立九定輌して、バス使用権を終了せず
にデータ転送を終了できるようにし、これにより１＠の
バス使用権中にアドレスを任意に変更しつつ複数回のデ
ータ転送（マルチ転送）が行えるようにする。

また、本発明においては、任意量のデータのバースト転
送に適したアービトレーシ璽ンを行うため、データ転送
中にバス制御部が、当該バースト転送の動作を妨げるこ
とな（、転送中止の命令を発行する手段を設けることに
より、他のデバイスの転送を中止させてバス使用権を得
る特権を持つデバイスを設定できるようくし、１個の接
続デバイスによりバスが長時間独占されて他のデバイス
の動作が１ｔｒｌＩ＠されることないようにする。

更に本発明においては、単位アドレスに相当するデータ
幅をアドレス・データ多重化線の本数と−紋させる構成
とする。すなわち、アドレス・データ多重化線の本数が
異本ならは、１アドレスかルビットに相当するよ５′！
ＩＩＩ成する。

また更に、データバスの１部分を、例えは各バイト毎に
、有効または無効とする制御ｍｌ（データマスクｌ１ｉ
ｌｔ）を付加することにより、データバスの幅よりも小
さい単位のデータの転送ができるよう構成する。

史＆Ｃ１た。アドレス・データ多重化巌の他に、独立な
アドレス線あるいは他のバス制御線と多重化されたアド
レス線を付加することにより、アドレス空間の拡張がで
きるよう構成する。

〔作用〕

上述した本発明の構成では、すべてのデータ転送がバー
スト転送という１つのモードで行われ、任意量のデータ
を連続的に転送できるので、バスに接続するデバイスは
１つのモードのみに対応すればよく、データ転送制御回
路のハードウェア菫を少なくできる。

また、上述した本発明の構成において、データ転送を転
送元と転送先のハンドシェイクにより℃行うと、バース
ト転送の転送速度を転送元と転送先の奸容転送速＆に合
わせ″Ｃ任意に設定でき、またバースト伝送中＃Ｃ転送
迷直を周期的双いは非周期的に任意に変化させることが
できる。これにより、バスに接続するデバイスのＩＦＦ
谷する鰍、大転送速度な常に引き出すことが可能となる
。

また、上述した本発明の栴属において、バースト転送中
に該転送中の′Ｒ後の転送データを特定する構成を、例
えば専用のバス制御部を設けたり、或いは複数のバス制
御線の特定の状態の設定により実現し、転送するデータ
重に無関係に、転送の終了なバス上で示すことができる
。これにより、１回にバースト転送するデータｔを任意
とすることが可能となる。

すなわち、バス使用権の終了の状態と、１回のデータ転
送の終了の、状態が独立九定義されているので、バス使
用権を終了させずにデータ転送のみを終了させ、アドレ
スを変更（アドレスの再指定）して次のデータ転送を行
５ことができる。従って、泰絖デバイスは、アービトレ
ーシ曹ンで得た１回のバス使用権中に、任意にアドレス
をｇＲ史しながら複数回のデータ転送を行うことができ
る。これにより、大意のデータの複数アドレスへの分配
等を効率的に行うことができる。

また、上述した本発明の構成においては、優先度の高い
振絖デバイスからのバス使用権の景Ｘがありた場合には
、バス制御部がデータ転送中のデバイスにデータ転送中
止の命令な出しエデータ転送を中止させ、優先度の高い
４！求を割り込ませるこれにより、１個のデバイスによ
りバスが独占されて他のデバイスの動作が制限されるこ
とかなくなり、柔軟で効率の良いアービトレーシ冒ンＭ
ｌｌを行うことができる。

すなわち、バースト転送中に、バス制御部が、級バース
ト転送の動作を妨げることなく、該バースト転送中の中
止命令を発行する手段を、例えば専用のバス制御線の位
置、或いはアービトレーシ嘗ン用偏号細の特定の状態等
の形で設定することにより、バースト転送な中止させる
特権を持つ優軟デバイスの設定を可能にできる。これに
より、大意のデータのバースト転送時には特権を持つ僧
続デバイスを、いったんバースト転送な中止させて割り
込ませる等のアービトレーシ覆ン制御が可能となる。さ
らに、上記のＷ櫂を例えは時分割方式で各接続デバイス
に割当てる等の万ｆ、により、公平なアービトレーシ讃
ン制御を行うことができる。

更に、上述した本＠明の構成においては、単位アドレス
に相当するデータ幅をアドレス・データ多１化線の本数
と一欽させることにより、該データバス幅と同じ幅のデ
ータを転送できるデバイスにとってアドレスの冗長ビッ
トがなくなり、最も効率良くアドレス空間を与えること
かできる。すなわち、アドレス・データ多重化組が４本
のバスの場合、ルビットを１語として、２１のアドレス
空間な与えることができる。

また、該データバスの１ｓ分を有効または無効とする制
御部（データマスク＊）を付加することにより、該デー
タバスの幅よりも小さい単位のデータ転送な行うバス接
続デバイスにとりては、多重化されたアドレス線を制御
することなく、簡単な制御回路により℃転送するデータ
の輪を制御することができる。

また上記の構成に、独立なアドレスｋまたは他のバス制
御線と多Ｘ化されたアドレス機を付加すれは、アドレス
空間の拡張を行５ことができる。

〔実施例〕

以下１本発明の実施例を図面を用いて！Ｓ！明する以下
の説明は本発明に係るバスの基本的特徴をまずのべ、続
いて、その中でバースト転送モードの＾で実現されるデ
ータ転送の原理、及び琳−の実施例を説明し、吏１Ｃ６
４ハｔ　／　５２ｂ＆ｔに適用された易二の実施例を詳
述し、最５ｋＫバス劇御部の構成についての一実施例を
説明する。

本発明に係るバスは、ワークステージ曹ン（以下ＷＳと
略す。）のシステムバスに適用し、王に６４ｂ＊ｔ　／
　５２ハｔ　ＩＦ’　ｓへの使用を目的として実現され
たシステムバスであるが、何ら、これらに限定されるも
のではない。なお、　５２ｂｉｔ仕様は６４ｂｉｔ仕様
に対して完全なサブセットになっている。また、本発明
のバスは将来の拡張性（速度エンハンスの方式）を考慮
すると共に、更に本発明のバスに直接或いは間接に接続
するデバイスの設計に際し、エンハンス後の便用につい
ても考慮する。

本＠明和係るバスの特徴は以下の諸点である。

１）本発明のバスは２相りΩツク同期の１例えば６４ｂ
ｉｔバスである。

２）本発明のバスはバースト転送をデータ転送の基本と
する。

３〕本発明のバスはアドレス／データ多重化バスである
。

４）不発ＩＭのバスは例えは、アドレス’１間１３Ｇパ
イ）　（Ｓ２ｂ＆ｔ　）を有する。各アドレスは１３ギ
ガバイト中の１語を示す。

５）本発明のバスは例えは、６４ｂｇｔ　／　Ｓ２ｂ＆
を転送をサポートする。又、例えは、バイト単位のデー
タマスクｆＩＡ能を有する。

６）本発明のバスに対応する５２ｂｔｔ拡張ボード用ス
ロツトは例えば９６ｐ目コネクタ１個である。

以下の説明においては次の用語規定する。

ａ）ｃｘソングード（Ｌ　ｊＦ’　）　；　５２ｂｉｔ
のワードを意味する。

ｂ）ベリーロングワード（Ｖ　Ｌｔ’　）　；　６ａｂ
ｉｔ　ｔ）ｒ）　−ドを意味する。

Ｃ）ドライブ；偏勺−に１または口な出力することを意
味する。

ｄ）’）’）−ス；信号緘への出力をやめＥ　ｉ　−Ｚ
にすることを意味する。

り発行；信号線への出力をアクティブにすることを意味
する。

ｊ）マスタ；バス使用権を有する接続デバイスな指子。

りスレーブ；マスタにアドレスで指定された接続デバイ
スを指す。

轟）システムバス５ｙ）ａ−９（ＳＢＵＳＣ）；本バス
の制御を行うバス制御ｓ（：２ントａ−ルユニット）を
指す。

ｉ）Ｈｉ　−Ｚ　；ハイインピーダンス状態を表子・本
発明のシステムバスの基本的な使用法は、高速バースト
転送を目的に、各Ｗ！続デバイス部のａ−カルメモリ菫
の増大に対応できる。′ストアーアンド・バースト１を
基本とする・ 以下では、本発明におけるバスのバースト転送について
の動作歓景、及び絽１の実施例につい１纂１図〜第３図
を用いて説明する。これらの図面により１本発明の要旨
が宍らかとなると共に５本発明の第１の実施例が説明さ
れる。なお、＾４図は本拠り例、及びｍ２の実施例共通
に用いられる図であり、タイミングチャートにおける表
示の説明を構成する。内容は図から明らかであるので、
説明は省略する。

本実施例は、Ａｃｔ仕様については限定されておらず、
２相りΩツク同期のアドレス・データ多重化バスの実施
例である。本実施例のバスによるデータ転送のタイミン
グチャート例を萬１図に％該バスを用いた情報処理Ｗ＆
置の構成例を纂２−に、該バスにおけるアービトレーシ
曹ンのタイミングチャート例を纂５図に示す。

ｍ１囮において、ＣＤＲＣＪＫ−Ｎ、ＣＬＴＣＬＸ−Ｎ
は２相のパセクａツク偏号であり、易１図では（１）よ
り（９）までの９サイクルな例示し℃いる。ＣＡＤ（・
、：　）　−Ｆはアドレス・データ多重化繊である。Ｃ
Ｉｉ’ＲＩ　ＴＭ７−Ｎ　、　ＣＡ　ＤＲ−Ｎ　、　Ｃ
ＭＳ　ＴＥＮ−Ｎ　、　Ｃ５ＬＶＥＮ−Ｎ　、　ＣＢＵ
ＳＬＫ−Ｎの５本は、それぞれバス制御線の一部１に構
成する信号線であり、彼の実施例において転送制御線と
して説明される。ＣＷＲＩ’ｌ’Ｅ−Ｎはリード転送と
２イト転送の切ｗ割御祿である。

アドレスを指定するマスクから、このアドレスで指定さ
れたスレーブに対してデータ転送を行５ライト転送時に
＃ＬＯＭ７：ＯＩとし、スレー１からマスタにたいして
データを転送するリード転送時には−ＨＩＧＨ：１’に
する。ＣＡＤＲ−Ｎはアドレス・データ多Ｘ１ｍの切替
制御趣でアドレス・データ多重巌にアドレスが出力され
る場合には１０′、データが出力される場合には蓄１１
にする。

ＣＭＳＴＥＮ−Ｎはマスタ側のハンドシェイクに用いら
れるデータ転送イネ−１ル侶号で、マスタ側がデータ入
出力可能な時とアドレス出力時は００１、マスタ側のデ
ータ入出力ウェイト時には・１−にある、Ｃ３ＬＶＥＮ
−Ｎはスレー１情のハンドシェイクに用いられるデータ
転送イネーブル信号で、スレーブ側がデータ入出力可能
な時は′０１．スレーグ備のデータ入出力ウェイト時に
は１１−にする。ＣＢＵＳＬＫ−Ｎはバス便用中を示す
バス使用権保持信号で、バースト転送中の厳恢の転送デ
ータの出力時にはｔ１＠　　バス便用中の他の時には０
０“にする。なお、他の一類のバス制御線については、
後の実施例で説明されるが、本発明に匣嵌関連するもの
は以上の５本である。

鮎１図では、６語のデータがバースト転送されている例
を示す。以下、その動作について説明する。まず、バス
使用権を得たマスタが、サイクル（１）でスレーブな指
定するためにアドレス１１をＣＡＤＣ・、：）−ｐに出
力している。この時、ＣＡＤＲ−Ｎ　、ＣＭＳＴＥＮ−
Ｎ、ＣＢＵＳＬＫ　−Ｎは１０＠が出力され、またマス
タはＣＷＲＩＴＥ−Ｎを１０“にしてライト転送である
ことを示している。マスクは、サイクル（２）で最初の
転送データ１１１をＣＡＤ（・、：）−Ｆに出力し、同
時にＣＭＳＴＥＮ−Ｎを・０１にしてデータ入出力可能
を示しているが、アドレス１１で指示されたスレーブは
、サイクル（２）ではＣ３ＬＶＥＮ−Ｎを一１−にして
ウェイトを行い、サイクル（５）でＣ３ＬＶＥＮ−Ｎを
”０”にし℃データ入出力可能を示している。本実施例
のバスでは、ＣＭＳＴＥＮ−ＮとＣ３ＬＶＥＮ−Ｎが両
方＠Ｏ’［す。だ％、データが転送されるものとする。

従って、サイクル（５）でデータ１１１が、マスクから
スレーブに転送される。

サイクル（すｔ　（ｓ）　ａ　（６）ではサイクル（５
）と同様に、データ１１２　、１１５　、１１４がそれ
ぞれ転送されている。サイクル（７）では、マスタ側が
ＣＭＳＴＥＮ−Ｎｔ／”１’＆Ｃしてウェイ）ｋ行イ、
サイクル（８）でデータ１１５が転送されている。サイ
クル（９）では、データ１１３の転送と同時に、ＣＥＵ
ＳＬＫ−Ｎが嘗１°となりており、データ１１３が蛾終
の転送データであることを示している。従って、このバ
ースト転送はサイクル（９）で終了することがわかる。

すなわち、本実施例では、転送中の最後の転送データを
台足する構成として、専用のバス制御線ＣＢＵＳＬＫ−
Ｎを用いる。

第１図では、アドレス１１に対して１１１から１１３ま
での６＠のデータがバースト転送されているが、その際
データの各瞼は、バス制御＠ＣＭＳＴＥＮ−Ｎとｔ’５
ＬＶＥＮ−ＮＫよるハンドシエイクによつて転送されて
おり、これによりサイクル（２）またはサイクル（７）
に見られるようなりエイトを周期的または非周期的に行
うことにより、マスタ側あるいはスレー１宵の状況に応
じ″Ｃ転送速度な周ＪｇＪａ’：＋または非周期的に変
化させることができる。

またサイクル（９）に見られるよ５に、ＣＢＵＳＬＫ−
Ｎにより′Ｒ恢の転送データをバス上で示すことができ
るため、バースト転送するデータの量な任意とすること
ができる。これにより、本実施例のバス制御方式によれ
は、１語のみのデータ転送も可能となるので、すべての
データ転送をバースト転送で行うことかできる。

ｚ２図は、本実施例のバスを用いた情報処理装置のシス
テム栴底ブａツク図の一実施例である◎＾２図において
、５ＢＵＳＣはバス制御部（システムバスコントＣｌ−
２）、２０２は単数または複数のバス接続デバイスであ
る。バス接続デバイス２０２−１〜にとしては、カえは
ＣＰＵインタフェース、Ｉ１０インタフェース、メモリ
制御回路、グラフィックプロセッサなどの専用プロセッ
サ等の情報処理装置の構成にあたってシステムバスに接
続され、うるデバイスが挙げられる。ＣＤＲＣＬＫ−Ｎ
、ＣＬＴＣＬＫ−Ｎ、ＣＡＤ（＊　、：　）−Ｐ　、Ｃ
Ｍ７ＲＩＴＥ−Ｎ　、ＣＡＬ）Ｒ−Ｎ、ＣＭＳＴＥＮ−
Ｎ、Ｃ５ＬＶＥＮ−Ｎ　、ＣＢＵＳ　ＬＬ−Ｎは、藤１
図で示した９１号が伝送される信号組及び制御線であり
、１本のｃＢＲＥＱ　（＊　）　−Ｎ及び島本のＣＢＡ
ＣＫ（＊）−Ｎは畠５図で恢述するアービトレーシ謬ン
用制御腺である。便宜上、本ＩＰｉ細畳においては、ｑ
Ｋ′＠そのものと対応する信号組及び制御線とは同一の
略称を用いる。纂２図では、各接続デバイス２０２−１
〜２０２−にはそれぞれ、単数または複数のＣＢＲＥＱ
　（＊　）−Ｎ及びＣＢＡＣＫＣ＊　）−ＮをバＸ−ｍ
Ｊ御部５ＢＵｓｃｔ／Ｃ飯続する。いわゆる集中制御方
式を採り℃いるものとして、ｌ　”　Ｉｓ　＋　’３十
””　＋　’ｈ　−１１＆　”　ｍｔ＋　ｍｖ＋・・・
−＋Ｎａ　　となりている。本発明に係るバスを用いる
システムではこの他に、全接続デバイスがアービトレー
シロン用制御廟を共有して、バス制御部のａ能を各デバ
イスに分散して持たせる。いわゆる分散制御方式を採る
こともできる。

久に本笑施例におけるアービトレーシ璽ン割御を接続デ
バイス２０２　、１．２０２．２間のアービトレーン１
ンを例にとり、ｍ５にのタイミングチャートにより説明
する。

１１４ｓ図において、ＣＢＲＥＱ　Ｃ１）−Ｎ及びＣＢ
ＡＪＱ（２）−Ｎにはそれぞれ、接続デバイス２Ω２−
１及び接続デバイス２０２−２とバス制御部５ＢＵＳＣ
の間で接続されるマスクリクエスト瞭で。

各接続デバイス２０２が、バスの使用権を資本する時に
００″にし、バス使用権を得たとｆｌｌｇ；、＠％＠に
する。ＣＢＡＣＫ（１）−Ｎ及びＣＢＡＣＫ（２）−Ｎ
はそれぞれ、接続デバイス２０２−１及び接続デバイス
２０２−２とバス制御部５ＢＵＳＣの間で縁続されるマ
スタアクノリッジ線で、バスｉｌｄ＠ＭＳｊ３ＵＳＣが
各！ｌ枕デバイス２０２に対し、次にバス使用権を与え
ようとする場合とバースト転送の中止な資ｘする場合＃
ｃ　’ｏ＠にし、バス使用権を与えた場合とバースト転
送の中止か実行された場合にａｌｅ　Ｋする。これは、
遥常のマスタアクノリッジ線に、バースト転送の中止命
令機能を合わせ待たせたものである。

纂５図では、ＣＢＡＣＫ（＊）−Ｎ、ＣＭＳＴＥ　Ｎ−
Ｎ　、　ＣＳ　Ｌ　Ｖ　Ｅ　Ｎ−ＮカＹヘテ’ｏ’　ｎ
ツｃＢＵＳＬＫ−Ｎが１１１となることにより、バス使
用権か与えられるものとし【いる。また、接続デバイス
２０２−２は、接続デバイス２０２−１に対して、バー
スト転送を中止させてバス使用権をえる％権を持りてい
るものとしている。以下、　ｊｋ５ａの動作について１
１！明する。

サイクル（りで、接続デバイス２０２−１はＣＥＲＥＱ
（ｔ）−Ｎを１０１にしてバス使用権をｔ’Ｘしている
。バス制御部５ＥＵＳＣはアービトレーク曹ンを行い、
その結果接続デバイス２０２−１に対してバス使用権を
与えるために、サイクル（２）でＣＢＡＣＫ　（１）−
Ｎｋ’０’　Ｋしている。同時に伊イ／ｋＣ２）でに’
ＬＣＭＳＴＥＮ−ＮとＣ３ＬＶＥＮ−Ｎが一ロー且つＣ
ＢＵＳＬＫ−Ｎか−１１になったため、バス使用権が接
続デバイス２０２−１に与えられている。バス使用権を
得た接続デバイス２０２−１は、島１図と同様にして、
サイクル（５）からデータ転送を開始し【いる。ここで
はサイクル（５）で指足されたアドレス５１に対するり
−ド転送が行われており、５語のデータ５１１　、５１
２　、５１５かそれぞれ、サイクル（５）　、　（，６
）　＃　Ｃｙ）にスレー１からマスクへ転送されている
。

バースト転送中のサイクル（５）Ｋｍａｆパ４ス２０２
−２がＣＢ　ｘＥ　Ｑ　（２）　−Ｎｔｔ　”ａ’にし
″１：％バス使用権を豐累している。バス制御部５ＢＵ
ＳＣはアービトレーシ曹ンを行い、上述のよう＃Ｃ＠続
デバイス２Ω２−２が接続デバイス２Ω２−１に対し特
権を持つので接続デバイス２０２−２　Ｍ一対してバス
使用権を与えるために、サイクル（６）でＣＢＡに’ｆ
（２）−Ｎを１０“にする、Ｐ１時にバス制御部５ＢＵ
ＳＣは、接続デバイス２０２−２が接続デバイス２０２
−　Ｉ　Ｋ対し℃上記した特権を持ｘ”Ｃいることから
、サイクル（６〕でｃｎＡｃＫｃｌ）−Ｎを１０１にし
てバースト転送の中止命令奮発行している。接続デバイ
ス２０２−１は、バースト転送中止命令を受けて、サイ
クル（７）でＣＢＵＳＬＫ−Ｎを０１３にして、データ
５１５ｔ＃最終の転送データとしている。

これにより、接続デバイス２０２−ＩＫよるバースト転
送は、サイクル（７）で中止される。同時に。

サイ／ｋｃ７）で＋ｔ、ＣＭＳＴＥＮ−ＮとＣ３ＬＰ’
Ｅ７−Ｎが１０−且つＣＢＵＳＬＫ−Ｎが＃ＣＫなって
いるので、接続デバイス２０２−２にバス使用権が与え
られている。従って、接続デバイス２０２−２はサイク
ル（８）でアドレス５２を出力し、データ転送を開始し
ている・データ転送を中止させられた接続デバイス２０
２−１は、データ転送を再開すべく、サイクル（８）で
ＣＥＲＥＱＣｌ）−Ｎｋ’００和して、再びバス使用権
を豐ｘしている。以上のように、烏５図では、データ転
送の動作には全く影響を与えることなくバースト転送が
実行されており、これにより大量のデータ転送中に緊急
の転送を割り込ませる等、柔軟なアービトレーシ璽ン制
御が可能となる。以上が本軸例のバースト転送の漁場で
あり、かつ上述した説明は本発明の藁１の実施例の説明
を兼ねる。

次に、本発明の巣２の実施例を論５崗〜ｍ４３図を用い
てＩＰ述する。まず１本実施例におけるバス基本仕様に
ついて示す。

１）本実施例のバスは、アドレス・データ多１、データ
幅５２ｂｉｔ　７６４ｂｉｔで、ｑ６ｐｉｎ　：ｚネク
タ１個７２個による拡張スロットを有するバスとする。

２）本実施例のバスは１サイクル１００ｎ、・２相のり
ロックによる同期諏バスとし、　６４ハｓｔ時最大転送
速ＦＬ８０ＭＢ／妙のバースト転送を可ｉｔとする。ｊ
ｌｊＫ、バースト転送を基本サイクルとする本実施例の
バスは、非バースト転送を１語（５２ｂｉｔ又は６ａｂ
ｉｔ　）のめのバースト転送として扱５ことにより、バ
ースト転送と非バースト転送との区別をなく　Ｌ、　　
５２ｂｉｔ　／６４ｂｉｔの両方のバースト歓送をサポ
ートする−５）本実施例のバスの共通何号練は２４ｍＡ
以上でドライブされる。

り本１ｊ！施例のバスのアービトレーシ嘗ン制御及び割
込み制御は、バスコントーー２（ＳＢＵＳＣ）による集
中制御方式とする。

５）本実施例のバスでは５２ハ’　／　６４ハ番を転送
のみをサポートする。但し、バイト単位に設けられたデ
ータマスク縁な用いることにより、バイト単位のきスア
２イン転送を行５ことができる。また本バスはデータ幅
６４ハｔの仕様を有するが、６４ハｔデバイスから見た
場合、５２ｂｈｔ転送はスワップを伴う。すなわち。

５２４＊を仕様は６４ｂｉｔ仕様の完全なサブセットと
なるため、６４ハｔデバイスから見た場合。

５２ｂｉｔ転送はスワップを伴う。

６）本５ＩＩＮｌｆｌＩのバスでは二ン／１ンス仕様と
して、りロックサイクルを８０５７　　までの妬速化を
考慮する。

次に１本発明に係るバスの纂２の実施例の１４ｉＭＡ仕
様を以下説明する。本！Ａ九例のバスは５２ハｇｔ　７
６４ｂｉｔをサポートする。まず、本実施例のバスの％
値号鰍を順に説明する形で、評細仕禄を述べる６なお、
本実施例中のタイミングチャートにおける表示は、先に
も述べたようにｍ４図に示す通りである。又、本実施例
のバスを用いた情報処理装置の構成は基本的にｍ２図の
構成と同様になる。又、本実施例において、５ＢＵＳＣ
と各嵌状デバイスとの閾に接続される（！号組として、
纂２図に示したもの以外に、リセット鰍１割込み制御−
１及びその他のバス制御線が存在し、本実施例中で説明
されるが、接続関係は、第２図の各々のバス制御線と同
様な接続１１成となる。

〔りａツク組〕

畠５ｔｌＪＩｔＣ本＊に例のバスのクロック−を、纂６
図にそのりロックタイミングを示す。本実施例のバスは
１サイクル１００３．の同期バスであり％Ｍ１の実施例
同様２相の同期りａツク；ＣＤＲＣＬＫ−Ｎ及びＣＬＴ
ＣＬＫ−Ｎｙｌ、；有する。

本りロックは、纂６図に示したようにＣＤＲＣ＋ＬＫ−
Ｎの立上りをドライブエツジ、ＣＬＴＣＬｆ−Ｈの立下
りをラッチエツジ、ＣＬ１’ＣＬＫ−Ｎの立上りをリリ
ースタイ電ングと定義し、バスサイクルはリリースタイ
きングによって定義する。

〔同期共通線〕

次に、本りロック（Ｉｒ号に対する同期共通信号のタイ
ミングを第７図に示す。ここで言う同期共通（Ｉ！ｒ号
とは、後述する纂１０囚で示すアドレス・データ庫（纂
１崗のＣＡＤ（・、：）−Ｐ他）、路１５囚で示すデー
タマスク縁％　３８１５図で示すバリテイデータ裔及び
パリティイネーブル線、纂１７図で示す転送制御線（兜
１図の実施例のバス制御線５本に相当。）、為２６図で
示すバスエラー線、纂２８図で示すアービトレーシ曹ン
制御腺の全信号な指す。

藁７図に示したように、本実施例においてはこれら全て
の同期共通信号は、ドライブエツジでドライブされ、リ
リースタイミングでリリースされる。ドライ１時の許容
デイレイＣは、最小０ル、・最大４０ｒＬ、　　で、リ
リース時の許容デイレイＤは、最小ＯｒＬ＃・最大２５
ｒＬ、　　である。従って同期共通信号は、出力されて
いるサイクルでは、ラッチエツジに対して１０ｒ＆７前
・から２５ｒＬ、恢まで確認していることになる。

同期共通信号に、同じ櫨を複数サイクル連続して出力す
る場合には、１サイクル毎にドライブｅｊＪリースして
も良いし、複数サイクル出力し続けても良い。なお１本
実施例におけるタイミングに関する数字は一例にすぎず
、エンハンス仕様ではタイミングに関する全工の数字が
０．８倍される。

〔リセット線〕

纂８図に本実施例のリセット−を、馬！−にそのリセッ
トタイ電ングを示す。本実施例のバスは２棟のリセット
線；ＣｐＯＲ−Ｎ、ＣＭＳＴＲ５Ｔ−Ｎｆ舊し、タイミ
ングは凧９脂に示した通りの非同期＠号である。なお、
本′！Ａ′ＮＡ偶のバスにおいて非肉期便号は、リセッ
ト偏重及び割込み信号のみである。本すセット何号の発
行により１本バス上のりａツクを除く全信号がリリース
される。

〔アドレス・データ臓〕

纂１０図に本実施例のアドレス・データ―を、纂１１図
にそのタイミングチャートを示す０本実施例のバスは畠
１０融に示したように纂１の夷１例同様５２４＊ｔのア
ドレス・データ多重鹸：ＣＡＤ（・、：）−Ｐを有し、
また６４ｂ＊を転送用に５２ｂ＊ｔの振張データ憑；　
　ＣＥＤ（・、：）−Ｐ′％：有する。ここで・：０〜
５＃　：二〇〜７でバイトΩ〜５とビット０〜７に対応
する。タイミングは１４１１図に示した通りであるが、
アドレス出力時はＣＡＤ（・。

：）−Ｐは無効である。また、本バスではアドレスを複
数サイクル通続して出力することはなく、纂１２心にみ
るように本バスの信号名称は常に数字０が最上位側にな
るように設定されている。ＣＡＤ（・、：）−？及びＣ
ＢＤＣ・−：）−Ｐの信号名と邊ｉｔ位置の対応は謳１
２図に示す通りである。

本実施例のバスのアドレスはＬＩＥ’アドレス（３２ｂ
ｉｔ　／　１アドレス）であり、２°ハｔはＬＦ（５２
ｂｉｔ　）単位である。従りて、本バス上のアドレス空
間は、１３Ｇパイ）（４に１２ングワード）の広さを有
する。６４ｂｉｔ転送の場合アドレス最下位（ｔｂｉｔ
）は、常にＣＡＤ（・ａ　：　）−ｐｍ（ｃＡｎ）が”
０−　ＣＥＤ（・、：）−Ｐが１１１になる。６４ｂｉ
ｔ転送の場合、アドレス最下位Ｃ２”、ＣＡＤＣ５，７
）　−Ｐ）ＶＣは常に０が出力されるものとする。

本５ｊ！施例のバスでは、５２ｂｉｔ　／　６４ｂ＊を
転送のみをサポートする。但し、バイト単位のきスアラ
イン転送をサポートするため、バイトΩ〜５（纂ｔｚ囚
〕の各バイトに対応するデータマスクｌ１ｌｉｌ′ｌｋ
有する。また、オプシ曹ンとし工、パイトロ〜５の各バ
イトに対する、バイト単位のパリティデータ職を有する
。これ−らについては、後述するｊＫ１１５１ｋ　＃畠
１５胞を参照されたい。

本実施例のバスのデータ転送は、全エバースト転送であ
るので、データが１回転される嵐に、アドレスはＩ　Ｌ
　ｒ　（５２ｂｉｔ転送時）または２ＬＷ（６４ハを転
送時〕ずつ自動的に増加する（アドレスの増加はアドレ
ス変更でない。）。また本実施例のバスでは５２ハｔデ
バイス６４ｂｉｔデバイスを自由に混在させ″Ｃ接続す
る。従って原則として、６４ハｔの接続デバイスは５２
ハを転送をサポートするｉ・５２４ｓｔ転送時にはＣＥ
Ｄ（・、：）−ｐは無効となり、６４ｂｉｔｙ）接続デ
バイスから見るとスワップを伴うことになる。

〔バス制御線〕

ひきつづき１本実施例におけるバス制御線のうちの同期
共通信号線であるデータｉスク組、パリティデータ憑、
パリティイネーブル縁、転送制御線及びこれらのバス制
御域によるデータ転送の動作について、為１ｓ脂〜属２
７図を用いて説明する句〔データマスク線〕 路１５図にデータマスクＩｉｍを、第１４図にそのタイ
ミングチャートを示す。本バスはきスアライン転送をサ
ポートするため、兜１５図に示したように５２７６４　
ｂｉｔデータの各バイトΩ〜５に対するデータマスク嶽
；ＣＭＳＫ（・）−Ｎ、ＣＥＭＳＫ（・）−ＮＣ・：Ω
〜５がそれぞれバイト０〜５に対応する。）を有する。

タイミングは島１４図に示した通りである。バス使用権
を有するマスクは、データの送受が実行される可能性の
ある全てのサイクルにおいて、データの各バイトについ
て有効；１１１或いは無効；０Ω１のいずれかｔ出力し
なけれはならない。ＣＥＭＳＫＣ・）−Ｎは５２ｂ＆を
転送時には無効となる。

データ無効〔ＣＭＳＫ（・）−Ｎ＝＠０１及びＣＥＭＳ
Ｋ　（＠　）−Ｎ＝　”Ｏ”　）　ノ各パイ）　！１ｍ
−’）イテは、パリティ有効の場合でも、５ＢＵＳＣは
／＜　リテイテエツクを行わない。

本信号によＩ）　８　ｂｉｔ　、　１３ｂ＊ｔ　、　２
４ｂ＊ｔのバイト（８ｂｉｔ　）またはワード（１３ハ
ｔ）単位のデータ転送を行うことができる。但しこの場
合はデータのスワ、ツブを伴わないので、データの位置
合わせは接続デバイスが各々で行わねはならない、また
。

本実施例のバスのアドレスはＬＶ／アドレス（５２ｊｉ
＃／１アドレス）であり、バイト（８ｂｉｔ　）及びワ
ード（１３ｂｉｔ　）のアドレスはバス上に出力されな
い。

（パリティ−データ線及びパリティデ−タ線１ｉｌ）第
１５図にパリティデータ線及びバリティエネー・グルｍ
ｖ％鳳１３図にそのタイミングチャートを示す０本バス
は、アドレス・データ及び拡張データの各バイトに対す
る命数パリティデータ線；Ｃ０Ｐ（・）−？、ＣＥＯｐ
（・）−Ｐ及びパリティイネーブル信号縁”、ＣｐＣＥ
Ｎ−Ｈな有する。タイミングは纂１３図に示した通りで
ある。本実施例のバスにおい℃パリティはオプシ冒ンで
ある。接続デバイス中、パリティをサポートする飯枕デ
バイスは、ＣＡＤ（・、　：　）　−Ｐ　、　ＣＨＤ　
（、、：）−Ｐと共にＣ０Ｐ（・）−Ｐ、ＣＥＯＰＣ・
）　　−ｐ’ｉｉ確定させ、ＣＰＣＥＮ−ＮＫ”ｏｏを
出力する。パリティをサポートしない接続デバイスは、
ＣＡＰＣ・＃：〕−Ｐ、ＣＥＤＣ・滲：）−Ｐ出力時に
ＣＰＣＥＮ−Ｈに１１１を出力する。パリティをサポー
トしない接続デバイスもＣ’ＰＣＥＮ−Ｎに”１１は出
力する。

本実話例のバスにおい℃は％５ＢＵＳＣのみがパリティ
チエツクを行う。５ＢＵＳＣはデータ送受の実行及びア
ドレス出力時に、パリティが有効であればチエツクを行
５゜エラーであればｉｌ後のサイクルでバスエラーを発
行する。これらの詳細については、鳥２Ｂ図と第２９図
を用い″Ｃ徽述するｉデータ無効〔ＣＭＳＫＣ響ンーＮ
＝＠０＠及びＣＥｊｆ　Ｓ　Ｋ　（＠）　−＃’−ｓ　
”Ｏ”　）　Ｏハイ）　Ｋ”：）イＹ：、に’！、、パ
リティ有効の場合でも、５ＢＵＳＣはパリティチエツク
を行わない。

〔転送制御線〕

ひき続き、本実施例におけるデータ転送側（ｌｉＩＫつ
いて纂１７ｒＢＪ〜第２７図を用いて詳述する。

３８１７図に本実施例における転送制御線を、薦１Ｂ図
にそのタイミングチャートな示す６本バスは６本の転送
制御線；ＣＡＤＲ−Ｎ、ＣＩＩ’ＲＩＴＥ−Ｎ　、ＣＢ
ＵＳ　ＬＸ−Ｎ　、ＣＭＳ　ＴＥＮ−Ｎ　、Ｃ３ＬＶＥ
Ｎ−Ｎ　、ＣＶＬＷＥＮ−Ｎを有す７）。Ｃ３ＬＶＥＮ
−Ｎ以外は第１図の５本のバス制御線と同一である。Ｃ
ＶＬｆＥＮ−Ｎは本実施例がデータ暢５２ハｔ　／　６
ａｂｉｔ栴成のため必要となる制御線である。タイミン
グは第１８脂に示した通りである。

以下、各信号の意味と役割、データ転送の定義。

転送の手順とタイミングチャートについて先の実施例と
１復する部分も含めて説明する。

本実施例のバスにおけるマスタは、ＣＡＤＲ−Ｎ　、　
にＩＦＲＩＴ　Ｅ−Ｎ　、　ＣＢＵＳ　ＬＫ−Ｎ　、　
ＣＭＳＴＥＮ−Ｎ、ＣＶＬＷＥＮ−ＮＦＣよ’）！−１
’１ｉｉｘ送１１１１＃を行５．一方１スタによりアド
レスで指定すｔＬタスｖ−りｋｆ；、ＣＳ　ＬＶ　Ｅ　
Ｎ−Ｎ　、　ＣＶ　ＬＹＥＮ−＃によりデータ転送制御
を行う。

ａ）ＣＡＤＲ−Ｎ−・アドレス・データ切替え（１１号
であり、アドレス時ＩＯ“、データ時Ｊｌ？Ｉ−出力す
る。この信号は後述のアドレス変更及びマスチエ２−に
も用いられる。

ｂ）ＣＭ’ＲＩＴＥ−Ｎ・・・リード転送とライト転送
の切替え信号で、リード転送時Ｊ＃、ｔイト転送時°Ω
−を出力する。

ｃ）ＣＢ　Ｕ　Ｓ　Ｌ　ｆ　−Ｎ　・−・バス使用権保
持信号である。

本バスでは一回に転送できるデータ量が無制限であり、
また−回のバス使用権で複数回の異なるアドレスへのデ
ータ転送を連続して行うため。

マスタは本信号によりバス使用権を保持し続ける意志を
示す。マスクはバス使用権の獲得直後から、最終送受の
ｉｌＬ前まで本信号に０Ω°を出力し、最終送受及びマ
スタエフ−時のみ“１１を出力する。

ｄ）ＣＭＳＴＥＮ−ＮＩＩｔびＣ３ＬＶＥＮ−Ｎ−それ
ぞれマスク及びスレーブのデータ転送イネーブル信号で
ある。マスク及びスレーブは、各々送受が可能な時に本
信号に００１を出力し、クエイトをかける時に１１°を
出力する。両方の信号が００＠の時のみ、必ずデータが
送受されるものとする。またＣＭＳＴＥＮ−Ｎは、後述
のマスタエ２−及びアドレス変更にも使用される。

ｍ）ＣＶ　Ｌ　ｆ’　Ｅ　Ｎ　−Ａ’　＝　６４ｂｉｔ
　ｋｉ　（Ｄ’ｔ　ネ：ｊＪ＠’Ｍ号である。さて、こ
のイネーブル備考としてマスクはアドレス出力時に％　
６４ｂｉｔ転送を喪Ｘする場合はａＯ”を出力し、　５
２ｂｉｔ転送を豐氷する場合は１１１を出力する。スレ
ー１はアドレス出力ｉＩ後から転送終了まで、６４ｂｉ
　を転送を許可する場合には１０ｍを出力し、許可しな
い場合及び５２ｂｉｔ転送を要求された場合には１１１
　ｔ−出力する。

本実施例のバスの１＠のデータ転送は、アドレス出力サ
イクルから転送終了サイクルまでと定義する。アドレス
出力サイクルは、バス使用権を有−ｊるマスタがアドレ
スを出力するサイクルで、〔ＣＡ　ＤＲ−Ｈｚ　　−ａ
醤　且っｃＢ　　ＵＳ　　ＬＸ−Ｎｍ　　’ｏ。

且つＣＭＳＴＥＮ−Ｎｍ−ロ１〕と定義する。本実施例
のバスに振続する全デバイスは、このサイクルでアドレ
スを２ツチーテコードし、このサイクルでスレーブを指
定する。−万、転送終了サイクルは、１回のデータ転送
が終了するサイクルであり、以下の４種がある。スレー
ブは、これりの何れかが発行された場合、直ちにバスを
リリースし。

次のアドレス出力サイク−１％／＃Ｃ備える。

■最終送受実行 （ＣＡＤＲ−Ｎ　＃１・且っｃＢＵＳＬＫ−Ｎ−１１１
且−’：）ＣＭＳＴＥＮ−Ｎ＝’Ｑ”且’：）Ｃ５ＬＶ
ＥＮ−Ｎｍ　’ａｓ　） ■アドレス変更（後述するマルチ転送）〔ＣＡＤＲ−Ｎ
−・〇−且つＣＢＵＳＬＫ−Ｎ冨００１且つＣＭＳＴＥ
Ｎ−Ｎ＝＠１・〕■マスタエラー （ＣＡＤＲ−Ｎ−’ｏ−且っｃＢＵｓＬＫ−Ｎｍ”　１
　’　且ツＣＭ　Ｓ　Ｔ　ＥＮ　−Ｎ　ｘ　’　１　”
　）■バスエラー ＣＣＢＥＲＲ−Ｎ＝’ｏ°） 本実施例のバスでは、マスクがバス使用権を保持したま
ま、複数回のデータ転送をアドレスを変更しなから連続
して行うことができる。これをマルチ転送と呼ぶ。また
、データ転送中の各ワードデータの入出力を送受と呼ぶ
。１回の転送は、アドレス出力で始まり、ｆｆ、意回数
の送受が行われた俊、上述した４種の転送終了サイクル
のいずれかにより終了する。本実施例のバスでは転送は
全てバースト転送であり、ＩＬＩＦ’の送受が実行され
ると、自動的にアドレスを増加（増加はアドレス変更で
ない。）して次の送受に移ることが基本になる。転送終
了サイクルは１次の送受を中ヤンセルするサイクルだと
言える。以下、４ｆ１の転送終了サイクルの動作につい
て説明する。

■最終送受実行；マスタは、１回のバス使用権中のｉ＆
後の送受を示すため、ＣＢＵＳＬＫ−Ｎに°１＃を出力
する。これを最終送受と呼ぶ、最終送受を実行〔ＣＭＳ
ＴＥＮ−Ｎ繻雲ＯＣ且つＣＳＬＶＥＮ−Ｎｗａａ°〕ト
すルト、転ｆｓ終了ト同時にバス使用権も終了し、マス
タ・スレー１共にバスをリリースする。

■アドレス変更；マスタのマルチ転送は、１＆転送を終
了して次の転送を開始（アドレス出力）する。バス使用
権を保持〔ＣＢＵＳＬＫ−Ｎ−Ｈａｍ　）　したまま転
送を終了するサイクルがアドレス変更であり、（ＣＡ　
ＤＲ−Ｎｍ　”ａＯ且つＣＭＳ　Ｔ　Ｅ　Ｎ−Ｎ−’１
’　）　テ示Ｙ。コノｔ　イ／　ｋの発行により、スレ
ーブはバスをリリースし、次のアドレス出力に備える。

■マスタエラー；マスタが自身の都合で転送及びバス使
用権を終了させるもので、〔ＣＡＤＲ−＃　臨ａ　ｏ　
ａ且つｃＢＵｓＬＸ−Ｎ−ｔ　−１’　且つＣＭＳＴＥ
Ｎ−Ｎ＝ａ’１“〕の出力による。このサイクルの発行
により、マスタ・スレー１共にバスをリリースする。

■バスエアー；５ＥＵＳＣがＣＢＥＲＲ−Ｎに’Ｏ’ｔ
’？ｔｌ力丁ル／＜スエラーで、マスタ・スレー１共に
無条件にバスをリリースする。

以下では本実施例のバスのデータ転送手順と動作タイミ
ングの詳細について、ｍ１９図〜路２７図を用いてＩ５
！明する。データの転送手順は為１９図に示す通り、マ
スタエラーまたはバスエラーが発生しない眠りは、１回
の転送はアドレス出力１９１で始まり、任意回数の送受
の恢徘欺終送受ウェイト１９２、非最終送受冥行’９５
　＃　ｊＩ終送欠クりイト１９４などを経る。）、最終
送受実行１９６またはアドレス変更１９６０発行により
終了する。また、本バスのデータ転送サイクルの状態は
ｍ２０図のサイクル状態割当図に示したように、ＣＡＤ
Ｒ−Ｎ。

ＣＢＵＳ　ＬＫ−Ｎ　、ＣＭＳＴＥＭ−Ｎ　、Ｃ３ＬＶ
ＥＮ−Ｎの信号４１により、合計１１のデータ転送サイ
クル状態を持つ。この１１のデータ転送サイクル中、最
終／擬似最終送受実行、アドレス変更、マスタエ２−の
５つの状態が転送終了サイクルである。ここで、擬似最
終送受実行につい【は後に説明する。バスエラーはどの
状態においても発生しうる。兜２１図は上述した説ＢＡ
Ｋ対応したサイクル状ＩｇＩ遷移図を示す。本バスにお
けるデータ転送サイクルは、エラー発止時を除き、琳２
１図のサイクル状態遷移函に示した何れかの遷移をとる
。

続け【、本実施例におけるデータ転送の具体例をあ２２
図〜纂２７崗を用いて説明する。

篤２２図Ｖｃ５２ｂ＆ｔリード転送（ａＬＷｍ非マｋｆ
転送）のタイムチャートを示す。同図は、ａＬＩＦのリ
ード転送の例である。マスクはアドレス出力（■）後、
すぐにデータ送受可能（■）になりているが、スレー１
は１サイクルウエイト（Ｃ）してからデータを出力（Ｃ
）している、島６サイクルで最終送受が実行（■）され
て、転送が終了している。

マスクはｍ１サイクルで、アドレス１を出力してスレー
ブを指定し、５２ｂｉｔ転送なｔ’Ｘ（■）している。

指定されたスレーブは１サイクルウエイトした後、デー
タ１Ａ・ＩＢ・１Ｃ・１Ｄを順次出力している。この場
合、データＩＡはアドレス１に対応するデータで、以下
アドレスは自動的に１ずつ増加する。纂６サイクルでは
最終送受が実行され、データ転送とマスクのバス使用権
が同時ＩＩＣ終了している。従りて、もし慇６サイクル
にバス使用権を得た他マスクがあれば、第７サイクルか
らデータ転送を開始する。

本図ではａＬＷのデータ転送を行っているが。

本バスでは転送するデータ量は任意であり、また転送手
順は転送するデータ量に無関係で常に一定である。従り
℃例えば、本図の藁１サイクルの後に第６サイクルが続
ＴＩｆは、それは１ＬＷのリード転送になる。

次Ｋ　ｊＫＲ５１１’に用イテ、５２ｂｉｔ　ラ（）　
ｌｉａ送（Ｓ　ＬＦ・非マルチ転送）の例を述べる。同
図では、６ＬＩＦ’の２イト転送が行われている。マス
クはアドレス出力（■）彼、すぐにデータを送受（■）
しているが、スレーブは１サイクルウエイトｌ））して
からデータを送受（■）する。縞４サイクルではスレー
１はデータ送受可能（■）であるか、マスク匈は１サイ
クルウエイト（■）してからデータを出力（の）してい
る。謁６サイクルでは最終送受を実行（■）シ、データ
転送とマスクのバス使用権が同時に終了する。

マスクは、アドレス１で指定したスレー１に１Ａ・１Ｂ
・１Ｃの５ＬＩＩ’のデータをライトする。

本バスは、データ送受はマスクとスレーブの対等なハン
ドシエイクによつて実行する。またマスタは、藁１サイ
クルで５２ｂｉｔ転送な喪累（■）しており、この場合
スレーブは第２サイクルから転送終了１テ、ｃｉｒ　Ｌ
ｉｇ　ｙ−ｙｃ　１１ａｗ出カ（１ｏ）する。

久に毘２４図を用い℃、Ｓ２ｂ＊ｔｗルチ転送Ｃ２ＬＷ
リード・ＩＬＷフィト）を説明する。同図は、２ＬＷ／
のリードとＩＬｒのライトなマルチ転送で遵枕して行う
例である。マスクは、まずアドレス１へのリード転送な
斃始（■）Ｌ、２Ｌｌｌ’の送受の後、第４サイクルで
アドレス変更を発行（■）する。ｉｇ４サイクルでスレ
ーブが出力するデータは無効（■）となり、アドレス１
へのデータ転送を終了する。マスクはバス使用権を引続
ぎ保持しており、路５サイクルでアドレス２へのライ）
＆送を開始（■〕する。畠６サイクルでは最終送受が実
行され、データ転送とバス便用稙が同時ＫＭ了している
。重重では、アドレス１からの１Ａ・１Ｂの２Ｌｉｌ’
データのリードとアドレス２への２ＡのｉＬＦデータの
ライトが、１回のバス使用権で連続して行われ【いる。

本実施例のバスでは、１回のデータ転送中にＣ１１’Ｒ
ＩＴＥ−Ｎの値は変えない。従りて、リードモディファ
イライト等はマルチ転送によりて行う。

マルチ転送の場合、マスクはすべてのアドレス出力サイ
クルでＣＶＬｉｌ’ＥＮ−Ｎをドライブする。

纂２５図に６４７喜ｔリード転送ＣａＶＬ’ｌｌ’・非
マルチ転送）時のタイミングチャートを示す。同図では
、４ＶＬＩＩ’のリード転送の場合を示す。マスクは纂
１サイクルで、アドレスＩ　Ｋ　６４ｂｉｔ転送な普Ｘ
（■）する。この場合、アドレス１の歳下位（（、’Ａ
Ｄ（５，７）−Ｐ）はＩｏｎ（■）である、纂２サイク
ルでスレーブは６ａｂｉｔ転送許可を応答（■）し、１
サイクルウエイト（■）してからデータを出力する。昆
５〜６サイクルで、１Ａ〜１Ｅｔｙ）ａＶＬＩＩ；’（
ｓＬｌ’　）ｆ）ｙ’−／ヲ送受し、累６ナイクルで最
終送受か実行（■）する。スレーブは、１回の転送中に
ＣＶＬｉｌ’ＥＮ−Ｎの蝋を変更しない。

ａＬ２６５Ａ＆ｃハ５２ｂｉｔ　２　イ）　Ｉｋ送（４
ＬＭ’　＠　非マにチ転送）時のタイムチャートを示す
。Ｉｉ’ｒｌｌｌは％６４ｂｚ　ｔ　−ｒ　ス／　カ５
２ｂｉ　ｔスレー１にアクセスした場合の例である。第
１サイクルでマスクはアドレス１に６ａｂｉｔでアクセ
ス（■）するが、指定されたスレー１はＩＪＬ２ｔイ／
ルでＣＶＬＦＥＮ−ＮＩｃ’１１を出力し℃、６４ｂ回
転送を拒否し℃いる（■）ので、自動的に５２ｂｉｔ転
送になり、纂２サイクルではデータ１Ａのみが送受（■
）され、データ１Ｂは無５ａＪ（■）になる。マスクは
１サイクルウエイト（■）した後、データ１Ｂをスワッ
プして送受（■）する。さらに２ＬＩＦ’を５２ｂｉｔ
転送で送受して、＾６サイクルで最終送受な実行（の）
する。

マスクは必賛ならは１ｌｉ２サイクルをウェイトし、ス
レーブの応答な確認してからデータを送受することもで
きる。

論２７図１１Ｃ６４７５２ｂｉｔ　（０−ｒ　／ｌ／　
ｆ　Ｗ、送（２ＶＬＭ７リード・１Ｌｉｌ’ｙイト）の
例について示す。同図ではマルチ転送により、　　２Ｖ
Ｌｌ’のリードとＩＬＷのライトの例を示している。マ
スクは脇１サイクルでアドレスＩ　Ｋ　６４ｂｚｔでア
クセス（■）し、スレー１は帛２サイクルで６４ｂ＠ｔ
　ｋ送許可を応答（■）すると同時にデータを出力（■
）する。２ＶＬＷの送受の恢、肌４サイクルでマスクは
アドレス変更を発行（■〕してバス使用権を保持して転
送を終了し、富５サイクルで今良はアドレス２に５２１
ｔでアクセス（■）する。ＩＬＩｌ’の送受を行い、第
６サイクルで最終送受な実行（■）する。

〔バスエラー縁〕

本笑處例のバスは、第２８図に示すバスエラー一を持ち
、次の４徳のバスエラー、すなわち■パリティエラー、
■タイムアウトエラー、■マスタエラー、■５ＢＵＳＣ
エラーがある。上記各エラーのタイミングは第２９図に
示す通りである。以下では各エラーのＷｊｌ明を３％２
９図を用いて行う。

■バリティエラー；パリティエネーブル状悪〔ｃｐＣＥ
Ｎ−Ｈに００１〕のサイクルで、５ＢＵＳＣがパリティ
エラーを検出した場合、次のサイクルでＣＢＥＲλ−Ｎ
Ｋ”ｏ−を出力する。

■タイムアウトエラー；バス使用＋１！を有するマスタ
が４也する状態で、一定サイクル数の間、転送〔ＣＭＳ
ＴＥＮ−Ｎ−−００且つＣ３ＬＶＥＮ−Ｎ＝’ｏ”〕が
実行されなかりた場合、５ＢＵＳＣがｃ　ＢＥＲＲ−Ｎ
＆ｃ’ｏ’に出力Ｔる。

■マスタエラー；バス使用！１１を舊するマスタか、０
牙の都合により、最終送受ｔせ丁にバス使周惰を放巣す
る際に発行するエラーで、〔ＣＡＤＲ−Ｎ−彎０１且つ
ＣＭＳＴＥＮ−Ｎ墓−１０且つＣＥＵＳＬＫ−Ｎミ１１
＠〕で定義する。本マスタエクーは、転送の中止をスレ
ーブＩＩｃ指示し工、バスをリリースさせることを目的
とする。

■５ＢＵＳＣエラー’、５ＢＵＳＣがバス上に異常を発
見した勘合、バスをアドレス状ＭＫするためにＣＢＥＲ
Ｒ−ＮＩＩＣ’０’　ｖ出カーｒルｏ　ナオ、バス制御
そのものに支障を米す事態が発生した場合は、５ＢＵＳ
ＣはＣＭＳＴＲ５Ｔ−Ｎに１０＠を出力（マスクリセッ
ト）ｆる。

なお、バスエラーサイクルが発行された場合、マスク・
スレーブは共にバスをリリースする。

但し、後述するアービトレーシ冒ン線及び割込み蔵は除
く、この場合、バスは５ＢＵＳＣによリコントａ−ルさ
れる。エラーサイクルに竹われた送受は、バス仕様とし
てその内容な保証ゼす、無効とする。

〔アービトレーシ曹ン制御線〕

以下１本実施例におけるアーピトレーシ曹ン側御につい
て、累５０図〜論５５図を用い℃説明する。

ｍ３０図にアービトレーシ冒ン制御組を、纂３１図にそ
のタイ之ングな示す。基本的には纂５図に示した実施例
と同様である。本バスに接続するデバイスでマスクにな
る必要のあるものは、個別に５ＢＵＳＣとリクエスト融
；ＣＢＲＥＱ（＊）−Ｎ及びアクノリッジ融’、ＣＢＡ
ＣＫ（＊）−Ｎな俵続する。タイミングは訊５１図に示
す通りである。

縁続デバイス中のマスタデバイスは、バス使用権な賛Ｘ
する場合ＣＢＲＥＱ（＊）　−Ｈな発行する。ＣＢＲＥ
ＱＣ＊）−Ｎはバス使用権を得るまで発行し続ける。（
ＣＢＡＣＫＣ＊）−Ｈの発行までではないことに注意さ
れたい。）ＳＢＵＳＣはアービトレーシ璽ン制御を行い
、次にバス使用権を与えるマスタに対して、ＣＢＡＣＫ
（＊）−Ｎを先出しで発行する。マスクはバス便用ｍな
保持している間は、ＣＢＲＥＱ（＊）　−Ｎを発行しな
い。アービトレーシ嘗ンは全サイクル行われる。

以下、本実施例におけるアービトレーシ冒ン制御につい
て評細に述べる。バス使用権は、　〔ＣＢＡＣＫ（＊）
−Ｎ＝’Ｑ儂且つＣＢＵＳＬＫ−Ｎ＝１１＠且つＣＭＳ
ＴＥＮ−Ｎ＝１０１且つＣ３ＬＶＥＮ−Ｎ−ｘ”Ｑ”〕
で成立する。つまり、ＣＢＡＣＫ（＊）−Ｎが発行され
、且つ最終送受の実行でバス使用権は成立する。バスア
イドル状態のｍ甘、５ＢＵＳＣはＣＢＡＣＫＣ＊）−Ｎ
＝　＠０’と共に、ＣＢＵＳＬＫ−Ｎ＝　−１＠　ＣＭ
ＳＴＥＮ−Ｎ＝’Ｏ”、Ｃ３ＬＶＥＮ−Ｎ＝’Ｄ’ｆ出
力ｆる。コれを検似歳終送受と呼び、これによりバス使
用権が成立する。バス使用権を優たマスタは、仄のサイ
クルテＣＢＵ　Ｓ　ＬＫ−Ｎ＝　”ｏ’　ｆ出力し、同
時にデータ転送を開始（アドレス出力）する。

本実施例におけるバスは、他のマスタデバイスに転送を
中止させてバス便用侑″Ｉｋ得る籍惰を有するマスタデ
バイスを設定できる。バス使用権を有するマスタ忙対し
て％Ｍ上位のマスタがＣＢＲＥＱ　（＊　）−Ｎ’に発
行した場合、５ＢＵＳＣは特権上位のマスクと現在バス
使用権を有しているマスタの両方に対しｃＣＢＡＣＫ（
＊）−Ｎ’を発行する。この時、現在バス使用権を有し
ているマスクにはこれを打切アクノリッジとなる。打切
アクノリッジ′に欠けたマスクは１次のデータ送受を最
終送受とするかまたはｉスタエ２−発行により転送を終
了するか、何れかの終了サイクルを起こす必要かある。

すなわち、打切アクノリッジを発行した場合、５ＢＵＳ
Ｃは次のサイクルからバスを監視し、最終送受以外のデ
ータ送受が実行された場合には、バスエラーな発行して
強制的に転送を終了する。

アービトレーシ冒ン側御はエラー（は影響されない。従
り−ＣＣＢＲＥＱＣ＊）−Ｎは、工ツーサイクルが発行
された場合でもリリースしない。

ＪＥ下に、本実施例における５例のアーピトレーシヨン
のタイミングチャートを萬５２図〜藁５４図に示す。ま
た、　＠５５図に７−ビトレーシ■ン状態遷移を示す。

まず、　１Ｉ４５２図を用い工単純属合制御についＣａ
明する。同図では、バスアイドル状態の纂１サイクルに
２つのマスタ１及び２がリフエストラ発行（■）シテイ
ル。５ＢＵＳＣはアービトレーシ嘗ンを行い、纂２＊″
イクルでマスタ１にアクノリッジを発行（■）し、同時
に擬似最終送受を実行（■）してバス使用権を与える。

ｋ４５サイクルでマスタ１はリクエストを止めて（■）
データ転送を開始し、５ＥＵＳＣはマスタ１に代えてマ
スタ２にアクノリッジを発行（■）する。第５サイクル
でマスタ１は最終送受な実行（０）し、これによりマス
タ２のバス使用権が成立する。縞６サイクルでマスタ２
はリクエストを止めて（■）データ転送を開始する。

次＆ＣａＢ５５図を打切アクノリッジ制御を説明する８
ｍ１サイクルで７クノリツジの発行（■）と擬似′ＩＩ
ｋ終送受の実行（■）により、マスタ１のバス使用権が
成立する。マスタ１は、ｍ２サイクルでリクエストを止
めて（■）データ転送′１に開始する。

纂５ｔイクルでマスタ１に対して％侑上位であるマスタ
０がリクエストを発行（■）Ｌ、５ＢＵＳＣはこれを受
けて、纂４サイクルでマスタ０へのアクノリッジ（■）
とマスタ１への打切アクノリッジＣＧ５））’Ｙ発行す
る。打切アクノリッジを受けたマスタ１は、帛５サイク
ルで最終送受を実行（■）シ、ハスをリリースする。同
時にマスタロのバス使用権が成立し、マスタ０はｍ６サ
イクルでリクエストを止めて（■）データ転送を開始す
る。バス使用権を打ち切られたマスタ１は、累６サイク
ルで再びリクエスト・を発行（■）する。なおマスタ１
は、バス使用権を保持する属２〜５サイクルでは、リク
エストを発行してはならない。

＠　５４図にはアクノリッジの散り消しを含む競合制御
を示す。マスク５との競合に膀りたマスタ１がｉ＠１ｍ
１サイクルアクノリッジの発行（■）と擬似最終送受の
実行（■）によりバス使用権ｔ−得る。マスタ１は、纂
２〜５サイクルでデータ転送を行う。５ＢＵＳＣは、纂
２サイクルでマスタ５にアクノリッジを発行（■）する
が、第５サイクルでマスタ２からのリクエスト（■）を
受けてアーピトレーシ璽ンを行い、ル４サイクルではマ
スタ５へのアクノリッジｔｋＲりン内して（■）マスタ
２へ７クノリツジを発行（■）する。第５サイクルでマ
スタ１は最終送受を実行（■）Ｌ、ＩＷｌ＃にマスタ２
のバス使用権が成立する。纂６サイクルではマスタ２が
データ転送を開始し、５ＢＵＳＣは丹びマスタ５に７ク
ノリツジを発行（■）する。

以上説明したアービトレーシ菖ン制御は、属５５図に示
したアービトレーシ冒ン状塾遷移図に従い行われる。Ｐ
ｌ／において、他マスクがバスな使用してデータ転送中
の状態（■）で、マスクはまずバス獲？４）９ためのリ
クエスト、（ＣＢＲＥＱ（＊）　−Ｎ＝”０曽）を出し
く■→■）、ＣＢＡＣＫ　（＊）−Ｎ＝”ｏｏで同時に
最終送受実行（■）になるのを待つ（■・■・■）。■
でバス便用ｗ１を獲得したら、リクエストを止めて（ｃ
ＢＲＥＱ　（＊　）−Ｎ−１）転送を行い（■）、竣終
送受冥行（■）でバスをリリースする。転送中に打切ア
クノリッジ（ＣＢＡＣＫ（＊）−Ｎ＝’Ｏ’　）を欠け
た場合（（ＩＥＩ）は、次の送受を最終送受にする（■
）ことを要求される。

〔割込み制御線〕

以下に萬３６図を用いて本実施例における割込み制御線
を説明する。本バスに徽絖するデバイスで、他の接続デ
バイスである中央処理装置への割込み景求を必要とする
ものは、個別に５ＢＵＳＣと割込みｖＩＩｕｕｌｍ；Ｃ
ＩＲＥＱ　（＊　）−ｙを蛍続するものとする。

ＣＩＲＥＱ　（＊）−ＮＩｃ”ｏｏを出力することで。

割込み発生となり、非同期のレベル備考である。

５ＢＵＳＣはこれを受けて、中央処理装置への割込みベ
クトルの化成を行う。割込みを発生した接続デバイスは
、中央処理装置での割込み処理実行が確認されるまで、
ＣＩＲＥＱ　（＊）−＃に’０會を出力し続ける。

ＣＩＲＥＱＣ＊）　−Ｎは、本バス上の他の信号には影
響を与えない、また、本バスの工２−サイクルは、割込
み制御には一切影響を与えない。リセット時、には、Ｃ
ＩＲＥＱ（＊）　−Ｎには−、Ｉを出力する。

〔・まとめと標準コネクタ接続ピンリスト１以上詳述し
てきた本実ｍ例におけるシステムバスの信号−覧を＠５
７図Ｋまとめた。又、それらの惺準コネクタ接続ピンリ
ストな纂３８囮に、拡張コネクタ１＃：＃！ビンリスト
な胞５９図に示す。為５８図と藤３９図に示したように
、本実施例のバスに接続するボード用コネクタとしては
、５２ハｔ４ｆ：様についてＤ　Ｉ　Ｎ　４１３１２の
９６ｐｇｎ　Ｏネク／　（Ｌ−１：ｌ　コ；１．／り）
１偶を穐準コネクタとして規定する。また６４ｂｉｔ仕
様では、ニーａコネクタ１個を拡張コネクタとして追加
するものとする。第５８図と纂５９図において、Ｋをシ
ンク、Ｙをスリーステート、Ｖを電源、Ｇをグランドと
して種別を示す。

コネクタ接続ピンの内訳は、 リクΩツク＠：２本 ２）リセット腺：２本 ５）アドレス・データ線：５２本（拡張時６４本）４〕
バス制御＃：１３本（拡張時２４本）５）アービトレー
シ曹ン制御＠：２本 （各スＣｆｙ）で個別接続） ６）割込み制御線＝１本（谷スロットで個別接続）７）
スロット規定ｆ１：５本 （各スロットで個別接続） ８）電源供給機２１４本（拡張時２２本）９）グランド
疎：２２本（拡張時４４本）１０）＃前用予約１１：２
本 １り仏張コネクタ予備予約＠：２６本 （拡張時のみ） である。電源供給線の内訳は、５ＦＸ８本（拡張時１３
本）　−１２Ｖ／−１２Ｖ／−５Ｊ’Ｘ各２本で、−５
Ｆｔ源はオプシ謬ンとする。

〔動作例〕

以下に１本実施例のシステムバスにおける４樵類の動作
とその組合せを、第４０図、稟４１図、麹４２因、及び
纂４５図にそれぞれ示したタイミングチャー）１，２，
５，４で説明し１本実施例の評ｍ睨ｑを終了する。なお
、これらのタイミングチャートは全て５２ｂｚｔ仕様の
場合であり、　ＣＩ’ＬＭ’ＥＮ−Ｎは転送中は常に１
１３に確定しているものとして表示してはいない。

リタイミングチャート１ 蕗４０図には、アドレス・１のスレーブからの５ＬＦの
リード転送をしめす。３回の送受に対して、スレー１条
家各々２回１１１回・２回のウェイトを入れている。マ
スクは、データ１Ａ・１Ｂを受は取った後１１ｇ１ずつ
ウェイトを入れている。纂８サイクルから最終送受に入
り、ル９サイクルで実行する。

２）タイミングチャート２； 帛４１図は、アドレス１のスレーブの５ＬｉＦのライト
転送の例である。スレー１はデータＩＡの送受に２回、
データ１Ｅの送受に１回ウェイトを入れている。マスタ
はデータＩＥの送受に際して２回ウェイトを入れた恢％
最終込支として実行する。この場合、論８・藁９サイク
ルでは〜ＣＢ　Ｕ　ＳＬ　ｆ−Ｎハ’０”　ｍイ！’！
、　”１°ノ例レテ４）よい。

５）タイミングチャート３； 帛４２図は５個のマスタデバイス１，２．５によるアー
ビトレーシ薯ンを示した内である。纂１サイクルでＣ”
　Ｅ　ＲＥ　Ｑ　（１）−Ｎ及びＣＢＲＥＱ（５）−Ｎ
がバスアイドル状態で発行され、これ１に５ｉ：ｋｆ″
ｃｍ　２　ｔ　イ／　ルテｋｔ、、５ＢＵＳＣがｃＢＡ
ＣＫＣｌ）−ＮＹ：発行すると同時に擬似敢終転迭を実
行して、アドレス１で示されるマスク１にバス使用権を
与えている。マスタ１は纂５サイクルからｍ７サイクル
までに４ＬＨ’のライト転送な行い、縞７サイクルで最
終送受を実行する。ｍ４サイクルでアドレス２で示され
るマス１１２がＣＢＲＥＱＣ２）　−ＮｋＢ行し、５Ｂ
ＵＳＣは為５サイクルでＣＢ　Ａ　ＣＫ　（５）　−Ｎ
に代え”ＣＣＢＡＣＫＣ２）−Ｎ’に発行している。脇
７サイクルでマスタ２のバス使用権が成立し％畠８す１
サイクルでＩＬＦのリード転送な行っている。纂８サイ
クルでＣＢＡＣＫ（５）　−Ｎが再発行され、＄９サイ
クルでは最終送受の実行により、アドレス３で示される
マスタ５のバス使用権が成立する。

４）タイミングチャート４； 纂４５図はエラー発注時の例を示している。脇１サイク
ルの擬似最終送受実行でバス使用権を得たアドレス１で
示されるマスタ１は、ｍ２サイクルからライト転送ｔパ
リティ付きで行り℃いるが、データ１Ａについてパリテ
イエ２−が発生し、５ＢＵＳＣは帛４ｔイクルでＣＢＥ
ＲＲ−Ｎを発行している。１４４サイクルのデータ送受
は無効となり、マスタ１およびスレーブは一部バスをリ
リースする。藤５サイクルで５ＢＵＳＣは禦似最終送受
を発行し、アドレス２で示されるマスタ２にバス便用惰
な与え℃いる。マスタ１は、再転送のためＣＢＲＥＱＣ
ｌ）−Ｎ’４を発行する。

マスタ２はアドレスにパリティを付しているが、指示さ
れたスレーブはパリティをサポートしておらず、論７・
島８サイクルではＣＰＣＥＮ−Ｎは０１°になっている
。纂８サイクルではマスタ２がマスタエラー’に発行し
ている。これにより転送は中止され、マスク２及びスレ
ー１はバス奢リリースする。

脂９サイクルで、５ＢＵＳＣは擬似最終転送を実行して
マスタ１にバス使用侑を与え、マスタ１はＩ！４１０サ
イクルでアドレス１への再転送を開始する。

なお、上述した実施例においては、アドレス・データ多
重化線として、５２ｂｉｔ　、　５２ｂｉｔ　７６４ｂ
ｉｔの例を示し、単位アドレスに相当するデーＩＩＩｆ
＆をアドレス・データ多重化線の本数と一致させる構成
な説明したが、もしアドレス空間を拡張する必景が生じ
た場合、独又のアドレス練を付加するか、又は上述した
バス制御線の一部と多重化する構成とするなと、一部の
変更を加えても良いことはいうまでもない。

上述した実施例のバスを使用したシステムの榊成例にお
けるバス制御＠５ＨＵＳＣの内部ｍｇの一実施例ｔル４
４図に示す。本実凡例の５ＢＵＳＣは縞２図の夾り例に
対応したものを示している。

兜４４図において％９１は纂２図のシステム構成図にお
けるバス制御部５ＢＵＳＣな示しており、内部構成とし
”Ｃ’、９１１はクロック・タイミング軸先に、　９１
２はマイクロプロセッサ部、９１５は内部メモリ・レジ
スタ％９１４はアドレスデコーダ、９１５はバス状態判
定部、９１３は制御偏重生ｆｆ１Ｂ、　９１７はプライ
オリティエンコーダ、９１８はバス権決定部、　９１９
はステータスレジスタ、９２ｏは双方向信号入出力用ド
ライバである。

帛４４図は上述した実施例のうちアドレス・データ多重
の同Ｊ９１ｍハスの徊成例であるが、他の場合も本図に
より合わせて述べる。以下、各部の動作について説明す
る。

りａツク・タイミング発生部９１１はバス制御部９１内
の各部で使用される各種のりａツク・タイミングを発生
して、各部に供給する。また、同期型バスにおいてはバ
スクロックＣＤＲＣＬＫ−Ｎ。

ＣＬＴＣＬＫ−Ｎを発生して、システムバス上に出力す
る。マイクロプロセッサ部９１２は、バス制御部全体の
動作を制御する。この制御は、システムの中央石塊ｇ装
置（−示せず）により、内部メモリ・レジスタ９１５に
畳き込まれるプログラム及びパラメータに基づき、ステ
ータスレジスタ９１９の内容を参照しながら、バス制御
部内の谷部へコマンドを発行することＫよって行われる
。円部メモリ・レジスタ９１５は、システムの中央処理
＆＆からシステムバス″４を通しＣｍみ沓きのできる記
憶回路であり、マイク、　７　＋２セッサ部９１２の動
作を規定するプログラム及びパラメータが設定される。

マイクロプロセッサ部９１２は該プログラム及びパラメ
ータに基づいて動作する、汎用ＣｐＵ回路で構成される
。

アドレスデコーダ９１４は、システムバス上のアドレス
をデコードし、内部メモリ・レジスタ９１５０畳き込み
・読み出しを指示する。アドレス・データ分ａｍバスの
場合には、アドレス組のみがアドレスデコーダ９１４に
入力される。バス状！１刊定耶９１５は５本（１）　／
（ス制御＠　Ｃｔ’　Ｒｉ　７’　Ｅ　−Ｎ　、　ＣＡ
ＤＲ−Ｎ　、ＣＭＳ　ＴＥＮ−Ｎ　、Ｃ３ＬＶＥＮ　−
Ｎ、及びＣ’ＢＵＳＬＫ−Ｈの状態を監視して、その組
合せからバスの状態を判定して、ステータスレジスタ９
１９に１１き込むエンコード論理回路である。マイクロ
プロセッサ５９１２は、ステータスレジスタ９１９の内
容を参照することにより、バスの状態ｔｌ−確認するこ
とができる。制御便号生成部９１３は、マイクロプロセ
ッサ５９１２からのコマンド９２１に基づいて、バス制
御線への出方信号を主成するデコード論理回路である。

バスｍｔ＋御部５ＢＵＳＣ９１かシステムバスのマスタ
またはスレー１になりだ場合、またはリセット・エラー
等によりバスを初期化する場合婚には、マイクａブａセ
ッサ部９１２は１．コマンド９２１によりバスＩＷｉｌ
：ｒｍ　Ｎ号な出力する。

フライオリティエンコーダ９１７ハ、システムバスに接
続する各デバイスからの、合計１本のリクエスト線入力
を受け、マイクロブΩセット５９１２により設定される
凌先順位！ｌＣ基いて、蚊も優先直の高いバス権Ｊ＃：
Ｘを選び出すプライオリティエンコーダ回路である。選
択結果はバス惰決定５９１８に送られると同時に、ステ
ータスレジスタ９１９に晋ぎ込まれる。マイクａプａセ
ッサ部９１２は、ステータスレジスタの内容を参照する
ことにより、バス侑喪釆の状態な１ｔｉｔ認することか
できる。バス権決定５９１８は、プライオリティエンコ
ーター９１７の辿択結来と、マイクロプロセッサ部９１
２からのコマンド・’９２１に基づいて、バス権を与え
るマスタな決定し、隅木の７クノリツジ細に信号を出力
するデコード細塊回路である。バス権をどのマスタに与
えているかは、ステータスレジスタ９１９に薔き込まれ
る。マイクａ７′Ωセツｔｓ９１２　ハ１．Ｘ　ｆ　−
メスレジスタ９１９０内啓を参照することにより、バス
権の状態を確認することができる。

ステータスレジスタ９１９には、バスの状態、バス権の
状態、及びバスｗ１景累の状態が、マイクロプロセッサ
５９１２へのステータスとし′Ｃ畳き込まれる。マイク
ａプａセｙｆ部９１２は、これらのステータスを参照し
て、内部メモリ・レジスタ９１５内の１０グラム及びパ
ラメータに従って、バス及びバス権の状態を遷移させる
コマンド９２１を、制御信号主成５９１３及びバス′Ｊ
Ｆｍ決定部９１８に対して発行する。

他のマスクのバースト転送を中止させる％権を持つマス
クは、パラメータとして内部メモリ・レジスタ９１５＆
Ｃ設定される。マイクａプａ七ツサ部９１２は、ステー
タスレジスタ９１９０内答な参照して、パラメータ設定
された特権マスクから１のバス権４！氷が生じた場合に
は、バス侑況定Ｗ９１８に転送中止のコマンドを９２１
発行する。バス権決定部９１８は、該コマンドをテコー
ドして、アクノリッジ＊（稟２図、ＣＢＡＣＫＣ＊）　
−Ｎ）へ、転送中止命令を出力する。同時に該％侑マス
クへの７クノリツジが発行されるのは上述のとおりであ
る。

以上のように、本徊成のバス制御部５ＢＵＳＣ９１は、
上述した実施例における転送中止命令を含むアービトレ
ーシ冒ン制御を行うことかできる。

本例では、内部メモリ［株］レジスタ９１５にプログラ
ム及びパラメータを外部から設定するようにしているが
、外部からの変更が不景な場合には、これを内部ＲＯＭ
等によりＶ３賦することもできる。

また、マイクロプロセッサ部９１２は、汎用ＣＰＵ回路
を用いる以外に、専用の細塊演′ｉＩ＃回路によって構
成することもできる。

また、バス制御９ＳＢＵＳＣの内部構成の他の夷Ｍ僧成
例金纂４５因に示す。ル４５図におい℃１００はシステ
ム構成図におけるバス制御部５ＢＵＳＣを示し、内部構
成として、１００１　　はりａツク拳タイミング主成回
路、１００２　はプログラム・メモリ、１Ω０５　、１
０１Ｇはデコーダ回路、１００４　はエンコーダ回路％
　１００５　、１０口？はレジスタ、１００６　　は命
令演算器、１００７はコマンドバッファ、　１００Ｂは
プライオリティエンコーダ、　　１０１１　、１０１２
は双方向信号入出力用ドライバである。！４５図はアド
レスΦデータ多重の同期瓜バスの実施例を示しており、
ハスＮＩＪＩｉｌＷＩＳ　Ｂ　Ｕ　Ｓ　Ｃｔａｎの各部
はシステムバスＶｃＩＷＩＪ＆ｌＩシて動作する。以下
、各部の動作について腹切する。

りａツクΦタイミング生成回Ｍ　１００１　　は、シス
テムバスのりαツクＣＤＲＣＬＫ−Ｎ、ＣＬＴＣＬＸ−
Ｎを主成・ドライバすると同時に、バス制＠＠　１００
円の各部が同期して動くためのタイミング４ｇ号を主属
する。バス制御部５ＢＵＳＣ１００はシステムバスに同
期して、ＲＡＭなどの１ａグラム・メモリ１００２　　
に格納されたマイクロコードブａグラムに暴いて動作す
る。

プログラム・メモリ１Ω０２　はシステムの中央制御部
（図示せず）から見てシステムバスのアドレスを間上に
あり、システムバスを介して、システムの中央側ｍ部に
よって、読み出し・蕾き込みを竹エル。デコーダ回路１
００５　　は、システムバス上のアドレスをデコードし
て、プロ／２ム・メモリ１００２　の読み出し・畳ぎ込
み指示伍号を出力する。

エンコーダ回路１００４　は、ＣＭ’ＲｉＴＥ−Ｎ。

ＣＡＤＲ−Ｎ、ＣＭＳＴＥＮ−Ｎ　、Ｃ’５ＬＶＥＮ−
Ｎ、ＣＢＵＳＬＫ−Ｎの５本のバス制御線の状態を見て
、バスの状態を判定してコード化する・コード化の例な
藁４６図に示す。富４６図では、左側に５本の制御線の
状態の組合せを、中央に各組合せが示すバス状態を、右
１１１に各状態に対応するコードを示しである。Ｘ印は
ＨｔＧＥ＠ＬＯＷどちらでもよい場合である。エンコー
ダ回路１００４は、入力される５本のバス制御森の状態
の組合せを、対応するコードに愼孤的に変換する。庄奴
されたコードは、レジスタ１００５　　に★き込まれる
と同時に、テ；−ダ回路１００５に送られる。テコーダ
回路１００５は、コードｌ０００−または’ｏ。

１１が送られた場合のみ、アドレスをデコードし、アド
レスがプロ／２ム・メモリ１００２　　のアドレスに眼
当した場合、コードが”ｏｏｏ”ならプロ／２ム・メモ
リ１００２　への普き込み指示信号を、コードが”００
１’なら読み出し指示ｇｉ号な出力する。これにより、
プログラム・メモリ１Ω０２　の内容の絖み出し・蕾き
込みができる。

命令演算器１００６は、プロ／２ムメモ！Ｊ　１００２
上のマイクロコードプログラムに従りて動作する論理演
算器で、コマンドバッファ１００７　　、プロ／９ム・
メモリ１ｏｏ２　　、レジスタ１００５　、１００９か
らの合計にビットの入力を論理演算して％に′ビットの
出力をコマンドバッファ１００７　　に蕾き込む。論理
？）ＵＬのフォーマットの例を帛４７凶に示す。第４７
図ではにビットの入力信号は、コマンドバッファ１００
７　　から入力されるに□ビットのメモリアドレス。

プａ／−）ム・メモリ１００２から入力されるに８ビツ
トのマイクロコード、エンコーダ回！ＮＩｔｏ０４によ
ってレジスタ１００５に畳ぎ込まれる５ビツトのコード
、プライオリティエンコーダ１００８　　によってレジ
スタ１Ω０５　　に書き込まれるＡ、ビットのリクエス
ト巌番号、及びレジスタ１Ω０９　　から入力されるに
４ビツトのアクノリッジｍｓ号から成りている。またに
′ビットの出力９１号は、嶋ビットのメモリアドレス、
ｋ、ビットのレジスタ１００９の制御信号、及び１０ビ
ツトのバス制御線用ｇＫ号から成っており、コマンドバ
ッファ１００７　　に蕾き込まれる。命令演算器１０Ω
６は、プロ／２ム・メモリ１００２　からのに、ビット
のマイクロコードに従ってにビットの入力信号に砿械的
ＩＩＣ変換する・ コマンドバッファ１Ω０７　　はラッチ回路であり、斯
令演算器１００６０に′ビットの出力を、１命令サイク
ルの間保持する。ｋ′ビットのうち、に１ビツトのメモ
リアドレスは、プログラム・メモリ１００２と命令演算
器１００６に送られる。プログラム・メモリ１００２は
に！ビットのデータ幅を持っており。

コマンドバッファ１００７　　から送られるメモリアド
レスで指定されたマイクロコードを、命令ｙＬ算器１０
０６へ出力する。命令演算器１Ω０６は、マイクロコー
ドに従り℃現在のメそりアドレスから、次のメモリアド
レスを算出して、コマンドバッファ１００７に書き込む
。

プライオリティエンコーダ１００８　　は、１本のリク
エスト線入力ｃＢＲＥＱｃ＊）−Ｎを欠けて、ｉ先順位
の最も扁いリクエストを選び出丁プ２イオリテイエンコ
ーダで、選ばれたリクエストに対応するに、ビットのリ
クエスト−査号をレジスタ１００５とレジスタ１０口９
に出力する。レジスタ１００５には、エンコーダ１Ω０
４　からの５ビツトのバス状態を示すコードと、プライ
オリティエン；−ダ１００８からのに、ビットのリクエ
スト縁査号が畳き込まれる。

レジスタ１０Ｄ９は札ビットの７クノリツジＩｗ査号を
２組保持するレジスタである。ｋ、ビットの７クノリツ
ジｍｖ号はプライオリティエンコーダ１０Ω８により膏
き込まれるに、ビットのリクエスト＊（ｇ号に、コマン
ドバッファ１００７　　から送られるに、ビットのレジ
スタ制御信号の−ｓ′Ｉｋ加えたものである。レジスタ
１００９　　Ｋは、アクノリッジ細査壽が、現在バス使
用権を有するマスクと、次にバス使用権が与えられるマ
スクの２組につい工、ダプルパッフッとして保持されて
いる。このうち。

現在バス使用権を有するマスクについての１組が命令演
算器１００６　　に送られ、次にバス使用権が与えられ
るマスタについての１４１または２組両方がデコーダ回
路１０１０　　Ｋ送られる。ダブルバッファの切り替え
、デコード回路へアクノリッジ疎査号を１岨送るか２組
送るかの切り替えの制御は、コマンドバッファ１００７
　　から出力されるに、ビットのレジスタ制御備考の一
部によって行われる。

命令演算器１０［１３Ｋは、レジスタ１００５　、１０
０９から５ビツトのバス状態す示すコード、”ｌビット
のリクエスト縁査号、”４ビツトの現在バス使用権を有
しているマスクのアクノリッジ線着号か入力される。こ
れらは、バスの状態、リクエストの状態、バス使用権の
状態を示す情報である。命令演算器１００６は、プロ／
シム・メモリ１００２からのマイクロコードに基いて、
上記情報から、バス制御線及びアクノリッジ組の次の状
態を足めるコマンドを喚り、ビットのレジスタ制御信号
と、１０ビツトのバス制御線用偏重の形で演算して、コ
マンドバッファ１００７　Ｋ蕾縫込む。

ｋ、ビットのレジスタ制御信号は、レジスタ１００９の
ダ１ルバツファ切替備考、デコード回路１０１０ヘアク
ツリツジ婦番号を１組または２組送る切替信号、及びリ
クエスト騙贅ｇを対応するアクノリッジ一番号に変換す
るため付澗ビットから成る。

命令演算器１００６　は、バス状態を示すコードが畠１
１図で１０１０または１０１１の場合、バス使用権が移
動するので、ダプルシ（７フアを切り替える指示を出す
。また、リクエストの状態とバス便用輸の状態を比較し
、現在バス使用権を有しているマスクに対して特権上位
のマスクからリクエストがある場合には、デコード回路
１０１０　　ヘアクツリッジ蛛査号を２組送る指示を出
す。

１０ビツトのバス制御線用備考は、上述した５本のバス
制御線の各々につい℃、比出力０Ｎ１０ＦＦと１１ｉＧ
Ｉｉ／ＬＯＷ／の切替えを示す各２ビツトで、バス制御
５ｓＢＵｓｃ１ｏａがバス制御線を。

エラー後の初期化あるいはプロ／シム・メモリ１０Ω２
　の絖み出し・書き込みのために、直接制御できるよう
にしている。

デコーダ回路１０１０は、レジスタ１００９かうの１岨
または２繊の７クノリツジ！！ｉｌＩ査号をデコードし
て、鵬本のアクノリッジＨｃＢＡｃＫＣ＊）−Ｈのうち
１本または２本を有９ＸＪ＆Ｃする。通常は、次にバス
使用権を与えるマスタに対する１本だけが舊幼になるが
、現在バス使用権をＮＬ”Ｃいるマスタに対して特権上
位のマスクからリクエストがある場合には、命令演ｘＭ
１００６　　からコマンドバッファ１０Ω７を通じてレ
ジスタ１００９に７クノリツジ＆１１１号を２組とも出
力する指示が送られ、デコーダ回路１０１０　　は、現
在バス使用＋ｉＩｌを有し℃いるマスタに対するアクノ
リッジｄｃＢＡｃＫ（＊）−Ｎも有効にする。これによ
り、バースト転送の中止命令の発行が行われる。

以上のように、バス制御部５ＢＵＳＣ１ｒＪＯは、バス
状態とリクエストの状態を監視して、５本のバス制御線
と７クノリツジ繊ＣＢＡＣＫ（＊）−＃に１Ｎ号な出力
することにより、システムノ（スを制御することかでき
る。

本実施例ではプログラム・メモ！７１００２　　Ｋ中央
制御部から読み出し、薔き込みを行うことにより。

バス制御幅５ＢＵＳＣ１ｏａ＠プａグラム制御するよう
にしているが、バス仕様が確定している場合には、プロ
／シム・メモリ１Ω０２　　にＲＯＭ等を用いることに
より、プロ／シムを内蔵とすることもできる。

また、本実施例では、命令演算器１Ω０６　　として。

マイクロコードに従りて動作する専用のｍ＠演算回路（
ＡＬＵ）を用いて構成しているが、命令演算器として、
１４４４図の実施例に示すように汎用のマイクｃｉ、７
ａセッサを含む構成を採ることもできる。

絖いて、兜５因以降の実施例に用いられるバス制御部Ｓ
ＢＵ　ＳＣの内部構成の実施例な賜４８図。

＠４９図に示す、これらの夾ゐ例は先の爲４４凶、帛４
５図の実施例に対応しているため、共通部の詳細な読切
は省略する。

ｗ、４８図、第４９図におい℃、パリティジェネレータ
・チエッカ９５１　、１０５１は、バス制御部９１１０
０がＣＡＤ（・、：）−ｐを出力する時には、該データ
に対応するパリティデータを生成し℃、Ｃ０ＰＣ・）−
ｐＪ：ｔｃ出力する。また他のバス振続デバイスが、ｃ
ＡＤ（、、：　）−Ｐ及びＣＥＤ（・、：）−Ｐを用い
てデータの送受を行５時には、纂１５図〜論１３図で説
明した手順に従りて、ＣＭＳＫＣ−）−Ｎ、ＯＥＭＳＫ
（＊）　−Ｎ、ＣＰＣＥＮ−Ｎ及びＣＶＬＷＥＮ−Ｎを
ｇ照１．、パリティデーｐｃＯｐ（−）−Ｆ及びＣＥＯ
ＰＣ−）−ｐの有効な部分に対して、データのパリティ
チエツクを行い、工２−を検知した場合は、ＣＢＥＲＲ
−Ｎを９２９図で説明したタイミングで出方する。

プライオリティエンコーダ９５２　、１０５２　　ハ、
　ｐ本の割り込み制御部Ｃ１ＲＥＱ（＊）−Ｈの入力を
受け％発生している割り込みの内、最も優先度の高い割
り込みをエンコードして、９本の割り込みａ知嫌１ＮＴ
ＡｃＫ（＊　）−＃Ｋａｊ７ＪＬ”Ｃ１ＣＰＵ等の割り
込み地塊を行うデバイスに通知する。

＊ＮＴＡＣＪＫ（＊）−Ｎはバス制御部と割り込み処理
を行うデバイスの間の専用線であり、バス制御部には含
まれない。

リセット制ｍ郁９５５　　　リセット主成回路１ｏ５５
は、バス上の２不のりセット１ｉｔＩＣｐＯＲ−Ｎ、Ｃ
ＭＳＴＲ５Ｔ−Ｎの入力を受け、リセットが指示された
場合、バス制御％９１　、１００　　の各ｂＫ対するリ
セット信号を缶底して、リセット制御を行う。

さて冥ｍ汐婦の続開の最故に、島５０囚を用いて。

上述してきた本発明の夾り例の幼果についてＵｃ１８１
ｊする。脂５０図−）は、従来技術によるバス上のバス
接続デバイスにおける、データ転送の動作を示す流れ因
であり、島５０図（Ａ）は、上述した実施例のバスの場
合の流れ図である。

従来技術によるバスの場合、データ転送を行うバス接続
デバイスは、まず該データの転送がバーストモードであ
るかと５ρ１な刊致しく５１１エバーストモードでない
場合には、設定されたアドレスに対応するデータの送受
を行い（５１２）、転送を終了する。バーストモードの
場合は、まず該モードにおいて指示されている、転送す
るデータの語数を記、億する（５５１）、次に、設定さ
れたアドレスに対応するデータの送受を行い（５１４）
、送受したデータの紛叙が指示きれた語数に達したかど
うか判断する（５１ｓ）ｏ、ｌ！！シていれば転送を終
了し、遁していない場合は設定アドレスの値を１増やし
て（５１３λ次のデータの送受を行い、指定された語数
のデータを送受するまでくり返す。

一方、実施例のバスの場合、データ転送を行うバス接続
デバイスは、まず設定されたアドレスに対応するデータ
の送受を行い（５２１人該送受が最終送受であるかど５
か判断しく５２２）％最終送受ならば転送を終了し、最
終送受でない場合は設定アドレスの値を１増やし”Ｃ（
５２５λ次のデータの送受を行い、最終送受が行われる
までくり返す。

以上のように、上述した実施例のｍｇでは、従来技術よ
りもデータ転送の制御手順が、全℃の転送をバーストで
行うことにより簡易化されており、纂５０囚−１におけ
る判断（５１１）及び動作Ｑ１５）を行うための制御回
路が不要となり、ハードウェア麓を少なくできるという
効果がある。

〔発明の効果〕

本発明によれば、丁べてのデータ転送をバースト転送で
行うことかできるため、制御手段・制御回路を簡略化す
ることかできる。また、データ転送をハンドシェイクで
行うことにより、任意且つ可変の転送間隔でバースト転
送な行うことが可能となる。バースト転送の最終の転送
データを特定できるため、任Ｘ：輩のデータをバースト
転送で連続的に転送できる。更に、バースト転送の動作
を妨げずにバースト転送の中止命令が行えるため。

任意蓋のデータのバースト転送に適したアービトレーシ
薯ンを行うことができる。

更に、本発明によれは、１回のバス便用惰で、アドレス
を任意に変更しつつ、複数回のデータ転送を行５ことが
できるので、複数アドレスへの大麓のデータの分配およ
びリードモディファイ２イト転送を連続して効率的に行
５ことができ、バスのスループットが向上するとい５＠
来がある。

また、バス制御部がデータ転送の動作を妨げることなく
、データ転送の中止を命令することにより、優先度の高
いバス使用権の賛氷′ｉｋ割り込ませることができ、こ
れにより１個のデバイスにより℃バスが長時間独占され
て他のデバイスの動作か開隔されるのを防ぐことができ
る。

又、更に本発明によれは、アドレス・データ多重化式の
情報処理装置用バスにおいて、全てのバス接続デバイス
に対して、冗長性のないアドレスを与えることによって
、最も効率の良いアドレス空間を与えることができる。

また、転送データ幅がアドレス・データ多重化−の輪よ
りも小さいバス接続デバイスについては、転送するデー
タの暢及びデータ線内での位置を、多重化されたアドレ
スを制御することなく、簡単な制御回路で制御できると
いう効果がある。

【図面の簡単な説明】

謁１図は本発明のバースト転送の原塊、及び不発明の一
実施例の動作概要を示すデータ転送のタイミングチャー
ト図、累２図は本発明のバスを用いた情報処理装置の一
笑織例を示す図、第３図は本発明の一実施例のアービト
レーシ曹ンの動作概要を示すタイきングチャート図、第
４図〜纂４５図は本発明の他の実施例のａｑのための図
であり、纂４図はタイきングチャート脂の表示例を説明
するだめの図、第５図、為６歯はりＱνり・疎及びその
タイミング図、藁７崗は同期共通信号線のタイをング図
、ｍ８１ａ＃！９図はリセット細及びそのタイミング図
、属１０図及び飢１１図はアドレス・データー及びその
タイミング図、纂１２図はアドレス・データ線のｂｉｔ
位置の対応図、纂１１％及び纂１４図はデータマスク臘
及びそのタイミング図、纂１５図１　ｊｔ！　１３図は
パリティ巌・パリティイネーブル臓及びそのタイきング
図、鳳１７脂、纂１８図は転送劇御廟及びそのタイミン
グ図、８１９図はデータ転送手順図、纂２０図はサイク
ル状態図、纂２１図はサイクル状態遷移囮、纂２２図〜
＠２７因は本バスのデータ転送のタイミングチャー）Ｅ
、Ｍ２８ａ　８　ｍ２９囚はバスエラー縁及びそのタイ
ミング血、ｍｓΩ醜ａｉｉＫｓ１図はアービトレーシ璽
ン制御融及びそのタイミング図、纂５２図〜ｍ５４図は
アービトレーシ曹ンのタイミングチャート図、ｍ５５図
はアービトレーシ■ン状態遷移図、纂５６図は割り込み
制御−を示す囮％纂５７凶は信号融−覧を示す一２継ｓ
８図、畠５９図はコネクタ接続ビンリストな示す図％纂
４０心〜纂４５図は本バスの各樵動作とその組合せを示
すタイミングチャート図、纂４４図は本発明のバス制御
部５ＢＵＳＣの一実施例の内部構成を示す図、ア４５図
はバス制御部５ＢＵＳＣの他の実施例の内部構成図、＠
４６１．＾４７脂はバス状態の判定コード列、及びその
−例を示す図、ｍ４８図、賜４９囚はそれぞれ本発明の
バス制御部５ＢＵＳＣの再なる実施沙嵯の内部構成を示
す図、纂５０図（α）　＃　（ｂ）は本発明の実施例の
効果を祝−するための７ａ−チャート図である。 符号の説明 ５ＢＵＳＣ・・・バス制御部 ２０２（−１，−２，−４）・・・接続デバイスＣＤＲ
ＣＬＫ−Ｎ　、ＣＬＴＣＬＫ−Ｎ、、、りａｙり嶽 Ｃｐ　ＯＲ−Ｎ　、　ＣＭ　ＳＴ、Ｒ５Ｔ−−Ｎ・・・
リセット巌（、’　Ａ　Ｄ　（・、：）−Ｐ・−アドレ
ス・データ多菖鴎ＣＥＤ（・、：）−ｐ・・・拡張デー
タ線ＣＭＳＫＣ・）−Ｎ　、ＯＥＭＳＫ　（・）　−Ｎ
・−データマスク― ＣＯＰ　（・）−ｐ＊ｃＥＯｐ（・）　−ｐ−・・パリ
ティデータ劇 ＣｐＣＥＮ−Ｎ・・・パリティイネーブル巌ＣＡＤＲ−
Ｎ・・・アドレス・データ切替臓ＣＦＲＩＴＥ−Ｎ・・
・リード・２イト切替憑ＣＢＵＳＬＫ−Ｎ・・・バス便
用櫂保持表示嶽ＣＭＳＴＥＮ−Ｎ・・・マスタ情送受イ
ネーブル線Ｃ３ＬＶＥＮ−Ｎ−、スレーブ備送受イネー
グル臓 ＣＶＬｉｌ’ＥＮ−Ｎ・−６４ｂｉｔ転送イネーブル線
ＣＢ　Ｅ　ＲＲ−Ｎ−・・バ、Ｘ　ｚ　？　−１１ｒ号
縁ＣＢＲＥＱ　（・）−Ｎ・・・マスクリクエスト信号
線 ＣＢＡＣＫＣ・）−Ｎ・−マスタアクノリッジ信号嶽 ＣＩＲＥＱ　（・）−Ｎ・・・割り込みリクエスト練第 １０ 図 第）） 図 Ｃ バ１トＯ ′毛１２ バイト１ 図 バ１ト２ バイト３ ２５′２ゝ１ ２４″２′″′ ２””２”″ ２” 第 ３ 図 第 ４ 図 第 ５ 図 第 図 ｃｏｐ（・）−Ｐ “　　　・　　　： ／の４ＩＩ数は１９テ数イ囚 ＣＥＤ（ｌ、　：）−Ｐ　−ｉ　　　　定！　　　　。 ＣＥＤ（・、　：　）−Ｐ−ＣＥＯＰ（・）−Ｐｌ；１
３２ｂｉ士転送時は無効 第１８図 第１７図 第１８図 第２０図 第２３図 第２２図 第２４図 第３２図 アイドル 送受実行 出力 尉 冥抽 出刃 第３３図 迂εＩ百丁 出力 七 刺 漬崎テ 出力 舅３４図 送受実行 出力 ウェイト 艷テ 剣テ 出力 菓３６図 箋３９回 ９１ 完 ８ 第４４ 図 第 ４５ 図 第 Ｇ 図 兜４’７図 ｙｒ−νγドレスじスγ−ツ省ｐバスやフｐ（ＯＬ） 第５０　Ｑ （ｂ）

Claims (1)

1. 【特許請求の範囲】 １、情報処理装置用バスであって、データ転送元とデー
   タ転送先の全てのデータ転送をバースト転送で行うこと
   を特徴とする情報処理装置用バス。 ２、前記バースト転送によるデータ転送が前記データ転
   送元と前記データ転送先とのハンドシエイクによって行
   われることを特徴とする請求項１の情報処理装置用バス
   。 ３、前記バースト転送中に、特定されるデータが該バー
   スト転送の最後の転送データであることをバス上で示す
   ことを特徴とする請求項１の情報処理装置用バス。 ４、前記バースト転送中に、該バースト転送の動作を妨
   げることなく、該バースト転送の中止命令を発行するこ
   とを特徴とする請求項１の情報処理装置用バス。 ５、請求項１又は４記載の情報処理装置用バスにおいて
   、アーピトレーシヨンによる１回のバス使用権中に、任
   意にアドレスを変更しつつ複数回の前記データ転送を行
   うことを特徴とするバス制御方法。 ６、情報処理装置用バスの制御方式において、アーピト
   レーシヨンによる１回のバス使用権中に、任意にアドレ
   スを変更しつつ複数回のデータ転送を行うことを特徴と
   するバス制御方式。 ７、前記データ転送中に該データ転送の中止を指示する
   ことを特徴とする請求項６記載のバス制御方法。 ８、少なくとも１以上のバスと、該バスの制御部と、該
   バスに接続された複数の接続デバイスとからなる情報処
   理装置であって、該バス制御部は該複数の接続デバイス
   間の全てのデータ転送をバースト転送で行うことを特徴
   とする情報処理装置。 ９、前記バス制御部は前記バースト転送中に、特定され
   るデータが該バースト転送の最後の転送であることを、
   前記バス上に示す手段を有することを特徴とする請求項
   ８記載の情報処理装置。 １０、前記バス制御部は前記データ転送中に該データ転
   送の動作を妨げることなく、該データ転送の中止を指示
   する手段を有することを特徴とする請求項８記載の情報
   処理装置。１１、アドレスとデータを同一の多重化線を
   用いて伝送するアドレス・データ多重化式の情報処理装
   置用バスであって、単位アドレスに相当するデータバス
   幅と、該アドレス・データ多重化線の本数とが同一であ
   ることを特徴とする情報処理装置用バス。 １２、前記アドレス・データ多重化線の本数をｎ本とす
   る時、ｎビットを１語として、２語のアドレス空間を有
   する請求項１１記載の情報処理装置用バス。 １３、前記アドレス・データ多重化線の１部分のみを有
   効または無効とする制御線を有し、前記データバス幅よ
   り小さい単位のデータの転送を可能としたことを特徴と
   する請求項１１記載の情報処理装置用バス。 １４、請求項１１、１２又は１３記載の情報処理装置用
   バスを、単数あるいは複数有することを特徴とする情報
   処理装置。 １５、複数のデバイスに接続されたバスを制御するバス
   制御装置において、 前記バスは少なくともアドレス・データ多重線と、クロ
   ック線と、バス制御線と、アービトレーション制御線と
   からなり、 前記複数のデバイス間の全てのデータ転送を前記アドレ
   ス・データ多重線を介したバースト転送で行うと共に、 該バースト転送の最後の転送データを前記バス制御線を
   用いて特定することを特徴とするバス制御装置。