JP2006127022A

JP2006127022A - バス制御装置

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Publication number: JP2006127022A
Application number: JP2004312310A
Authority: JP
Inventors: Yuzuru Tanabe; 譲田辺
Original assignee: Texas Instruments Japan Ltd
Current assignee: Texas Instruments Japan Ltd
Priority date: 2004-10-27
Filing date: 2004-10-27
Publication date: 2006-05-18
Anticipated expiration: 2024-10-27
Also published as: US7581049B2; DE602005027790D1; US20060090024A1; EP1653370B1; JP4260720B2; EP1653370A3; EP1653370A2

Abstract

【課題】システム変更を容易にし、また、リアルタイム性を要求されるような高速のデータ転送と低速のデータ転送とを、ひとつのバス構成で同時に実行可能とする。
【解決手段】相互接続バスＢＳにマスタＩ／Ｆ２１_−０〜２１_−３を介して接続されているマスタ装置ＭＳ０〜ＭＳ３からの要求に応じてスレーブ装置ＳＶ０〜ＳＶ３を制御するスレーブＩ／Ｆ２２_−０，２２_−１，…の少なくともひとつが、複数のマスタ装置ＭＳ０〜ＭＳ３からの同時アクセスが可能なマルチアクセス対応のマルチポート・スレーブＩ／Ｆ２３から構成されている。
【選択図】図１

Description

本発明は、マスタ装置からスレーブ装置へのアクセスを、マスタ装置とバスとの間に接続されているマスタ・インターフェースと、スレーブ装置とバスとの間に接続されているスレーブ・インターフェースとにより制御するバス制御装置に関する。

データ入出力のリアルタイム性が要求されるシステムにおいて、従来から採用されているバス構成を図１０に示す。
図１０に示すシステム１００は、リアルタイム性が要求される高速転送部１０１と、この高速転送と並行してＣＰＵの制御により各種制御および処理を実行する制御処理部１０２とに大別される。制御処理部１０２が有するバス（ＣＰＵバスまたはシステムバスという）の単位時間あたりに転送可能なデータ量（データ転送バンド幅）では、システム全体として、データの入力速度に対して出力速度が遅くリアルタイム性を満足できない場合に、そのリアルタイムのデータ転送が可能な高速転送部１０１が設けられる。

高速転送部１０１において、入力インターフェース１０２、バーストデータ・トラフィック制御部１０３および出力インターフェース１０４が、データの高速転送路（リアルタイム・データパス）１０５に挿入されている。高速メモリ１０６は、バーストデータ・トラフィック制御部１０３に接続され、その制御により、高いバンド幅の入出力ポートを介してデータの高速な入出力が可能となっている。バーストデータ・トラフィック制御部１０３は、制御処理部１０２内のデータプロセッサ１０７と接続され、これによりＣＰＵ１０９を介することなく直接データのやり取りが可能になっている。データプロセッサ１０７は、高速メモリ１０６から読み出されたデータに対し、必要な処理を、リアルタイム性を損なうことなく実行し、処理後のデータをバーストデータ・トラフィック制御部１０３に出力することができる。

制御処理部１０２は、データプロセッサ１０７が行う画像データなどに対する高速処理のほかに、主に制御系の処理を行うものであり、ＣＰＵバス１０８に接続されているマスタ装置としてＣＰＵ１０９、ＤＭＡ(Direct Memory Access)制御部１１０を有している。また、制御処理部１０２は、ＣＰＵバス１０８に接続されているスレーブ装置としての（低速）メモリ１１１、各種周辺装置(Peripheral 0〜Peripheral 3)１１２を有している。

画像を処理するシステムなどでは、前述したように、連続したデータを常に入力し、同じ速度で常に出力するデータ転送のリアルタイム性を満足する必要がある。ところが、システム制御系の処理まで含めて高速バス構成にすると、そのバスに接続されているマスタ装置やスレーブ装置のすべてに高速処理性能が要求され、システムとして非常に高価になる。また、ＣＰＵバスのみの構成では、このＣＰＵバスをひとつのマスタ装置（ＣＰＵ１０９、ＤＭＡ制御部１１０など）が使用していると、他のマスタ装置（たとえば、データプロセッサ１０７）は使用できないことから、このことが高速転送データの処理を阻害する。そのため、図１０に示すように、システム制御系のバス（ＣＰＵバス）１０８を必要なデータ転送バンド幅で構成し、それより大きいデータ転送バンド幅のリアルタイムデータパス１０５を有する高速転送部１０１を別途設けている。

このバス構成の他の問題点は２つの転送系でのデータの転送経路を簡単に変更できないことである。つまり、２つの転送系の間でデータ転送バンド幅が小さいＣＰＵバスを介さない転送が必要となる場合、バス構成を最初から再設計し直し、あるいは、図示のようにシステムの要求に応じてＣＰＵバス１０８を介さない特別なＩ／Ｆバスが必要となる場合がある。図１０に示す構成例では、特別なＩ／Ｆバス１１３Ａ，１１３Ｂ，１１３Ｃ，１１３Ｄを、それぞれＣＰＵ１０９，メモリ１１１，周辺装置(Peripheral 0)，周辺装置(Peripheral 1)とバーストデータ・トラフィック制御部１０３との間に接続している。
このとき特別なＩ／Ｆバスを介して高速メモリ内のデータを利用するスレーブ装置、すなわちメモリ１１１，周辺装置(Peripheral 0)あるいは周辺装置(Peripheral 1)にＤＭＡ的な機能を持たせる必要があり、各スレーブ装置の構成が複雑になる。
また、これらのスレーブ装置と、高速にデータを扱う高速転送部１０１との間でクロックの乗換を行う必要があり、そのための構成が複数になる。
さらに、これらの要求を満たすスレーブ装置の機能追加により、そのロジックが増加し、デバイスサイズの増加となる。

このようにシステム変更のたびにバスの再構築が必要となり、２つの転送系ブロックの再使用ができず、またシステム変更のたびに全体の構成が複雑化する。
この弊害は、直接、機能的問題とならないが、開発に多大なリソース、すなわち仕様決定、設計、シミュレーション、評価のそれぞれに時間と人を必要とする。また、システム全体が複雑化しやすいことから、不具合を招きやすく再設計の必要が発生しやすいというリスクがある。また、低価格での実現が難しい。

一方、マスタ装置やスレーブ装置の数の増減や種類の変更が容易なバス構成として、相互接続バス構成（マルチレイヤあるいはセントラル・リソース構成ともいう）が知られている。

図１１に、相互接続バス構成を採用しているシステムの簡略化した構成図を示す。なお、図１１においてはデータの流れのみ示し制御信号を省略している。
図１１に示すシステム２００は、相互接続バス制御装置(Interconnect Bus Controller)２０１と、相互接続バス制御装置２０１に接続されている４つのマスタ装置ＭＳ０〜ＭＳ３と、相互接続バス制御装置２０１に接続されている４つのスレーブ装置ＳＶ０〜ＳＶ３とを有する。

相互接続バス制御装置２０１は相互接続バスＢＳを有し、相互接続バスＢＳに対し、そのマスタ装置側に４つのマスタ・インターフェース（以下、マスタＩ／Ｆという）２１_−０〜２１_−３が接続されている。また、相互接続バスＢＳのスレーブ装置側に４つのスレーブ・インターフェース（以下、スレーブＩ／Ｆという）２２_−０〜２２_−３が接続されている。マスタＩ／Ｆ２１_−０〜２１_−３は、それぞれ対応するひとつのマスタ装置に接続され、当該マスタ装置との間でデータおよび制御信号の流れを制御する。同様に、スレーブＩ／Ｆ２２_−０〜２２_−３は、それぞれ対応するひとつのスレーブ装置に接続され、当該スレーブ装置との間でデータおよび制御信号の流れを制御する。図１１に示すマスタＩ／Ｆ２１_−０〜２１_−３のそれぞれは、異なるスレーブ装置からのデータを入力し、そのうちひとつを選択して出力するセレクタ２１１を有する。また、スレーブＩ／Ｆ２２_−０〜２２_−３のそれぞれは、異なるマスタ装置からのデータを入力し、そのうちひとつを選択して出力するセレクタ２２１を有する。
相互接続バスＢＳにおいて、各マスタＩ／Ｆ及びスレーブＩ／Ｆは独自の送信用バスを有しており、その独自の送信用バスに対してデータ信号を送出する。また、各マスタＩ／Ｆ及び各スレーブＩ／Ｆは、その他の全てのスレーブＩ／Ｆ及びマスタＩ／Ｆの送信用バスに接続されており、セレクタによって選択された１つの送信用バスからデータ信号を受信する。

以下、マスタ装置からの要求に応じて、マスタ装置からデータ信号をスレーブ装置に送る場合を例として、より詳細な動作例を説明する。
最初に、マスタ装置ＭＳ０〜ＭＳ３のそれぞれは、データを送るスレーブ装置を特定するアドレス（ＡＤＲＳ）を、対応するマスタＩ／Ｆに送る。マスタＩ／Ｆ２１_−０〜２１_−３のそれぞれは、対応するマスタ装置から送られるアドレスをデコードすることにより、ひとつのスレーブＩ／Ｆにアクセス要求（要求信号）を出力する。この要求信号は相互接続バスＢＳを介して、それぞれのスレーブＩ／Ｆに伝送される。

スレーブＩ／Ｆ２２_−０〜２２_−３は、マスタＩ／Ｆからの幾つかの要求信号を受ける場合、マスタ装置に割り当てられている優先順位に従ってひとつのマスタＩ／Ｆを特定し、そのマスタＩ／Ｆにのみ許可信号を送出する。要求信号がひとつの場合、そのスレーブＩ／Ｆは、要求信号の発信元のマスタＩ／Ｆに許可信号を送出する。

一方、マスタＩ／Ｆ２１_−０〜２１_−３のそれぞれは、アクセスを要求したスレーブＩ／Ｆから許可信号が来ない場合、接続されているマスタ装置に対し待機信号を出力する。マスタＩ／Ｆは、アクセスを要求したスレーブＩ／Ｆからの許可信号を受けた場合、その許可信号をマスタ装置に出力する。許可信号を受けたマスタ装置は、所定のデータ信号をマスタＩ／Ｆを介して送出する。

スレーブＩ／Ｆ２２_−０〜２２_−３のそれぞれは、幾つか送られてくる信号から、許可したマスタ装置からのデータ信号をセレクタ２２１によって選択し、接続されているスレーブ装置に出力する。

以上はマスタ装置からスレーブ装置にデータ信号を送る場合であるが、逆の場合は、スレーブＩ／Ｆ２２_−０〜２２_−３のそれぞれが、接続されているスレーブ装置からのデータ信号を送出し、マスタＩ／Ｆ内のセレクタ２１１が、アクセスを要求したスレーブ装置からのデータ信号を選択し、接続されているマスタ装置に出力する。

このような相互接続バス構成では、スレーブ装置を増設したい場合は、そのスレーブ装置に未使用のアドレスを割り当て、未使用の（または新たに増設した）スレーブＩ／Ｆに当該スレーブ装置を接続させるだけでよい。したがって、この相互接続バスを用いたシステムでは、相互接続バス構成そのものの変更を伴わないでシステム構成の変更が容易であるという利点がある。

ところが、相互接続バス構成では、全てのマスタとスレーブの転送能力は、そのバスのデータ転送バンド幅と動作周波数により決定される。したがって、リアルタイム性を要求されるようなシステムでは、バスのデータ転送能力自体を高めてリアルタイムのデータ転送に対応しなければならないが、そのような高いデータ転送能力を持たせるとバス構成自体が高価になり、また動作周波数が高いことから動作が不安定になりやすい。また、このような高いデータ転送能力は、リアルタイム性が要求されない他のスレーブ装置にとってはオーバヘッドとなり無駄であり、場合によってはクロックの乗り換えも必要となる。
さらに、相互接続バス構成の他の問題点として、ひとつのスレーブ装置をひとつのマスタ装置が使用している場合、その他のマスタはそのスレーブ装置をアクセスできない。つまり、優先順位が高いマスタ装置が、あるスレーブ装置を使用している場合、優先順位が低い他のマスタ装置は、そのスレーブ装置にアクセスできないことがある。

本発明が解決しようとする課題は、システム変更が容易であり、かつ、リアルタイム性を要求されるような高速のデータ転送と低速のデータ転送とを、ひとつのバス構成で同時に実行できるようにすることである。

本発明にかかるバス制御装置は、各々にマスタ装置が接続可能な所定数のマスタ・インターフェースと、各々にスレーブ装置が接続可能な所定数のスレーブ・インターフェースと、当該マスタ・インターフェースとスレーブ・インターフェースが接続されているバスとを有し、各マスタ装置からのアクセスに応じ、マスタ・インターフェースおよびスレーブ・インターフェースにより、マスタ装置とスレーブ装置のバスを経由する通信を制御するバス制御装置であって、前記スレーブ・インターフェースの少なくともひとつが、複数のマスタ装置からの同時アクセスが可能なマルチアクセス対応のスレーブ・インターフェースである。
前記マルチアクセス対応のスレーブ・インターフェースは、好適に、バス側とスレーブ装置側との間に設けられたＮ個のインターフェース部を有し、最大でＮ個のマスタ装置からの同時アクセスが可能に構成されている。この場合、さらに好適に、前記Ｎ個のインターフェース部とスレーブ装置との間に設けられ、当該スレーブ装置から入力される信号をＮ個に分割して前記Ｎ個のインターフェース部に出力し、前期Ｎ個のインターフェース部から入力されるＮ個の信号を１つの信号に統合して前記スレーブ装置に出力し、前記バスの転送速度と前記スレーブ装置の転送速度とを変換するスレーブ接続部を有する。
本発明では、好適に、前記マルチアクセス対応のスレーブ・インターフェースに接続されているスレーブ装置に複数のアドレスが割り当てられ、他のスレーブ装置にそれぞれひとつのアドレスが割り当てられ、前記マルチアクセス対応のスレーブ・インターフェースは、割り当てられている複数のアドレスを指定してアクセスを要求しているマスタ装置の優先順位に応じて信号の入出力を制御する。

本発明にかかるバス制御装置によれば、複数のスレーブ・インターフェースの少なくともひとつが、複数のマスタ装置からの同時アクセスが可能なマルチアクセス対応のスレーブ・インターフェースであることから、その同時アクセス数に応じてデータ転送量を増やすことができ、より高速なデータ転送が可能となる。その場合、該当するスレーブ・インターフェースの構成を変更するだけでよく、バス構成（すなわち、データ転送バンド幅および動作周波数など）を変更する必要ない。したがって、クロック乗り換えの必要もない。
以上より、本発明によれば、高速なスレーブ装置を増設する際に、バス構成を変える必要がないことからシステム変更が容易であるという利益が得られる。

以下、本発明の実施の形態を、相互接続バス構成を採用しているシステムにおいて説明する。
図１に、本実施の形態にかかる相互接続バス構成を採用しているシステムの簡略化した構成図を示す。図１においてはデータの流れのみを示し、制御信号については省略している。ここでは制御信号の説明も行うが、制御信号の種類および制御の具体的手順は種々変更可能であり、以下の記載に限定されるものではない。
図１に示すシステム１は、相互接続バス制御装置(Interconnect Bus Controller)２と、相互接続バス制御装置２に接続されている４つのマスタ装置ＭＳ０〜ＭＳ３と、相互接続バス制御装置２に接続されている４つのスレーブ装置ＳＶ０〜ＳＶ３とを有する。このうち少なくともひとつのスレーブ装置（ここではスレーブ装置ＳＶ３）が他のスレーブ装置より高速な動作を行う高速スレーブ装置である。

相互接続バス制御装置２は相互接続バスＢＳを有し、相互接続バスＢＳに対し、そのマスタ装置側に４つのマスタ・インターフェース（以下、マスタＩ／Ｆという）２１_−０〜２１_−３が接続されている。また、相互接続バスＢＳのスレーブ装置側に４つのスレーブ・インターフェース（以下、スレーブＩ／Ｆという）２２_−０〜２２_−２および２３が接続されている。マスタＩ／Ｆ２１_−０〜２１_−３は、それぞれ対応するひとつのマスタ装置、すなわちマスタ装置ＭＳ０〜ＭＳ３の何れかに接続され、当該マスタ装置との間でデータおよび制御信号の流れを制御する。同様に、スレーブＩ／Ｆ２２_−０〜２２_−２および２３は、それぞれ対応するひとつのスレーブ装置、すなわちスレーブ装置ＳＶ０〜ＳＶ３の何れかに接続され、当該スレーブ装置との間でデータおよび制御信号の流れを制御する。図１に示すマスタＩ／Ｆ２１_−０〜２１_−３のそれぞれは、異なるスレーブ装置からのデータを入力し、そのうちひとつを選択して出力するセレクタ２１１を有する。

スレーブＩ／Ｆ２２_−０〜２２_−２のそれぞれは、異なるマスタ装置からのデータを入力し、そのうちひとつを選択して出力するセレクタ２２１を有する。また、各スレーブＩ／Ｆ２２_−０〜２２_−２において、スレーブ装置側からのデータ信号はセレクタを介さずに相互接続バスＢＳのそれぞれの送信用バスに入力される。
各マスタＩ／Ｆにおいても、マスタ装置からのデータ信号は、セレクタを介さずに相互接続バスＢＳのそれぞれの送信用バスに入力される。

これに対し、本実施の形態で新たに設けられているスレーブＩ／Ｆ２３は、相互接続バスＢＳ側とスレーブ装置側に設けられた複数個（たとえばＮ個）のインターフェース部を有する。
スレーブＩ／Ｆ２３は、最大Ｎ個の異なるマスタ装置から入力されるデータ信号を最大Ｎ個まで同時に選択し、異なるＮ個のインターフェース部を介してスレーブ装置に出力することができるようにＮ個のセレクタ２３１_−０，２３１_−１，…，２３１_{−（Ｎ−１）}を有している。より詳細には、セレクタ２３１_−０に相互接続バスＢＳから入力される４本のデータ信号が内部で分岐されて、他のセレクタ２３１_−１，…，２３１_{−（Ｎ−１）}にも並列に入力されるように各セレクタのバス側の結線がなされている。Ｎ個のセレクタ２３１_−０，２３１_−１，…，２３１_{−（Ｎ−１）}の各出力が、スレーブ装置側のＮ個の出力となる。
また、スレーブＩ／Ｆ２３は、高速スレーブ装置ＳＶ３からのデータ信号を、Ｎ個のインターフェース部から入力し、それら各インターフェース部は、それぞれ相互接続バスＢＳに独立に接続されている。これによって、スレーブＩ／Ｆ２３内のＮ個のインターフェース部は、データ送受信においてそれぞれ１つの独立したスレーブＩ／Ｆとして振る舞い得る。

スレーブＩ／Ｆ２３は、このような構成によって最大Ｎ個のマスタ装置からの同時アクセス（マルチアクセス）が可能であり、また、マルチアクセスによる最大Ｎ個のデータ信号をスレーブ装置ＳＶ３側に出力できるＮ個のインターフェース部を有することから、ここではマルチポート・スレーブＩ／Ｆ(Multi-port Slave I/F)と称する。マルチポート・スレーブＩ／Ｆ２３は、マスタ装置側から見ると１つのスレーブＩ／Ｆであるが、相互接続バスＢＳから見るとＮ個の通常（標準）のスレーブＩ／Ｆが存在することと同じ動作となる。このことは、相互接続バスＢＳ構成に何ら変更を加えることなく、システムの設計変更および拡張を容易にできる点で重要である。

マルチアクセス時に、アクセスしようとしているマスタ装置のプライオリティをチェックし、Ｎ個のセレクタ２３１_−０，２３１_−１，…，２３１_{−（Ｎ−１）}を制御してデータの入出力の待機あるいは許可を制御するインターフェース制御部(I/F CONT)２３３が高速スレーブＩ／Ｆ２３内に設けられている。ほぼこれと同様な機能を実現するための構成を、他のスレーブＩ／Ｆ２２_−０〜２２_−２も有しているが、図１においては省略されている。また、マスタ装置からのアクセス要求はスレーブ装置のアドレス（ＡＤＲＳ）を指定して行なわれ、そのためにマスタＩ／Ｆ２１_−０〜２１_−３のそれぞれにアドレスをデコードする機能、またセレクタ２１１を制御する機能を有するが、図１においては、そのための構成も省略されている。

図２に、マスタＩ／Ｆからのアクセス要求を受け付け、アクセス許可を付与する信号の経路を示すための、やや詳細なマルチポート・スレーブＩ／Ｆ２３の構成図を示す。なお、ここでは相互接続バスＢＳの図示を省略し、マルチポート・スレーブＩ／Ｆ２３のインターフェース部の数（Ｎ）が３の場合を示している。
図２に示す構成図において、インターフェース制御部(I/F CONT)２３３内に、相互接続バスを介してマスタＩ／Ｆ２１_−０〜２１_−３からの要求信号ＲＳを受け付け、その信号からマスタ装置ＭＳ０〜ＭＳ３（不図示、図１参照）のプライオリティをチェックし、そのチェックの結果に応じてアクセス許可を付与する信号（以下、グラント信号という）ＧＳをマスタＩ／Ｆ２１_−０〜２１_−３に返すためのアクセス許可制御部(Check Priority ＆ Generate Grant)２３３Ａが設けられている。このアクセス許可制御部２３３Ａは、各インターフェース部Ｐｓ_−０，Ｐｓ_−１，Ｐｓ_−２の使用状態(Condition)をモニタしている。このため指定されたインターフェース部Ｐｓ_−０〜Ｐｓ_−２が使用中の場合はアクセス許可のためのグラント信号ＧＳを出力しないが、未使用のインターフェース部がある場合は、入力される要求信号ＲＳからプライオリティをチェックし、プライオリティが高い順にマスタＩ／Ｆ２１_−０〜２１_−３にグラント信号ＧＳを付与することができる。
また、インターフェース制御部２３３から３つのセレクタ２３１_−０，２３１_−１，２３１_−２のそれぞれに、データセレクト信号ＤＳＳ０，ＤＳＳ１およびＤＳＳ２が出力可能に構成されている。これによって、マスタＩ／Ｆ２１_−０〜２１_−３から出力されているデータ信号Ｄ０〜Ｄ３のスレーブ装置側への出力が制御される。
このインターフェース制御部２３３は、要求信号ＲＳを受け付けたマスタＩ／Ｆと、その要求信号ＲＳに対して割り当てたインターフェース部とを対応付けて記憶しておく。

３個のインターフェース部Ｐｓ_−０，Ｐｓ_−１，Ｐｓ_−２からそれぞれデータ信号Ｄ０〜Ｄ３が出力されるので、高速スレーブＳＶ３とのインターフェースを取るために、高速スレーブ接続部(High-speed Slave Connection)３が設けられている（図１参照）。

図３に、高速スレーブ接続部３の一構成例を示す。
図３に示す高速スレーブ接続部３は、それぞれバッファ３１Ａを有するＮ（ここでは３）個のバスインターフェース部(Bus I/F)３１と、バスインターフェース部３１の各出力を入力し、時間軸で見ると常にひとつの出力を選択するように調停する調停選択部(Arbiter ＆ Selector)３２とを有する。調停選択部３２はセレクタ３２Ａを内蔵しており、それによってデータ信号が選択される。
また、高速スレーブ接続部３はクロック乗り換えの機能も備える必要がある。クロック乗り換えは、たとえば３つのバッファ３１Ａを、その入力速度と出力速度が非同期で変えられるように構成することにより実現できる。

以下、図４および図５を用いて、具体的な動作例を説明する。ここでは、マスタ装置が６つ、スレーブ装置が８つ設けられ、スレーブ装置のひとつが高速スレーブ装置としてのメモリ（高速ＲＡＭ）であるとする。そして、この高速ＲＡＭのデータを、書き込みホストと読み出しホストの機能を有するひとつのマスタ装置によって書き換えながら、他のマスタ装置からの要求に応じて同じＲＡＭ内にデータを格納する動作例を説明する。
ここで図４は、具体的なマスタ装置とスレーブ装置を含む全体の構成例と信号の流れを示すブロック図である。また、図５は、システムのスレーブ装置に対するアドレスの割り当てを説明するための図である。

図４に示すように６つのマスタ装置として、ＣＰＵ０（マスタ装置ＭＳ０）、ＤＭＡ０（マスタ装置ＭＳ１）、ＣＰＵ１（マスタ装置ＭＳ２）、ＤＭＡ１（マスタ装置ＭＳ３）、データ記録再生装置（マスタ装置ＭＳ４）、および、データ記録再生装置（マスタ装置ＭＳ５）が、相互接続バス制御装置２に接続されている。また、８つのスレーブ装置として、ＲＯＭ０（スレーブ装置ＳＶ０）、ＲＡＭ０（スレーブ装置ＳＶ１）、周辺装置「ｘｘｘ」（スレーブ装置ＳＶ２）、バスブリッジ装置(Bridge0)（スレーブ装置ＳＶ３）、ＲＯＭ１（スレーブ装置ＳＶ４）、ＲＡＭ１（スレーブ装置ＳＶ５）、バスブリッジ装置(Bridge1)（スレーブ装置ＳＶ６）、および、高速ＲＡＭ（スレーブ装置ＳＶ７）が、相互接続バス制御装置２に接続されている。
ここで２つ設けられているバスブリッジ装置（スレーブ装置ＳＶ３とＳＶ６）は、相互接続バス制御装置２内の相互接続バスＢＳとは異なる規格のバスＢＳ０あるいはＢＳ１を、相互接続バスＢＳと接続させるための制御装置である。スレーブ装置ＳＶ３に対し異なる規格のバスＢＳ０を介して幾つかの周辺装置４_−０が接続され、スレーブ装置ＳＶ５に対し異なる規格のバスＢＳ１を介して幾つかの周辺装置４_−１が接続されている。なお、相互接続バスＢＳとバスＢＳ０またはＢＳ１とが異なるクロック信号で動作してもよい。

また、前述したように高速スレーブ装置ＳＶ７としての高速ＲＡＭは、スレーブ接続部３（図３参照）を介して相互接続バス制御装置２に接続されている。この高速スレーブ装置ＳＶ７との間でデータのやり取りを行う高速マスタ装置ＭＳ５の書き込みホスト機能部(Write Host1)と読み出しホスト機能部(Read Host1)は、それぞれ、データ入出力をシームレスに行うために、いわゆるピンポンバッファ５５ｗまたは５５ｒを介して相互接続バス制御装置２に接続されている。ピンポンバッファ５５ｗ，５５ｒはそれぞれ２つの内蔵バッファを有し、２つの内蔵バッファの片方にデータが溜まった状態で相互接続バスにアクセスする間に次々に入力されるデータを、もう片方の内蔵バッファに蓄積することができ、その動作を交互に切り換えることによりシームレスなデータの入出力を可能とする。これに対し、他のデータ記録再生装置であるマスタ装置ＭＳ４は比較的低いデータ書き替え速度で足りることから、その書き込みホスト機能部(Write Host0)と読み出しホスト機能部(Read Host0)のそれぞれが、ピンポン構成でない通常のバッファ５４ｗまたは５４ｒを介して相互接続バス制御装置２に接続されている。

６つのマスタ装置ＭＳ０〜ＭＳ５は、８つのスレーブ装置ＳＶ０〜ＳＶ７にそれぞれ割り当てられた固有のアドレス（ＡＤＲＳ）によってアクセス対象を指定する。本例では、たとえば図５に示すように、アドレス（ＡＤＲＳ）の最下位の桁をマルチアクセス用として用い、他の桁でスレーブ装置を識別するように構成されているアドレス構造が採用可能である。図５に示す例では、スレーブ装置固有の他の桁が２桁設けられていることから、ここでは最大１００個までスレーブ装置を増設することが可能である。図５ではアドレス「０００」がメモリ０（ＲＯＭ０：スレーブ装置ＳＶ０）に、アドレス「０１０」がメモリ１（ＲＡＭ０：スレーブ装置ＳＶ１）に、アドレス「０３０」が周辺装置１（ｘｘｘ：スレーブ装置ＳＶ２）に、アドレス「０５０」が周辺装置２（Bridge0：スレーブ装置ＳＶ３）に、アドレス「０６０」がメモリ２（ＲＯＭ１：スレーブ装置ＳＶ４）に、アドレス「０８０」がメモリ３（ＲＡＭ１：スレーブ装置ＳＶ５）に、アドレス「０９０」が周辺装置３（Bridge1：スレーブ装置ＳＶ６）に、それぞれ割り当てられている。

高速ＲＡＭ（スレーブ装置ＳＶ７）に対しては、見かけ上３つのマスタ装置からの同時アクセスが可能であるが、１つのアドレス「１００」のみが割り当てられている。このマルチアクセス対応の高速ＲＡＭのみ、ステータス（使用状態：Condition（図２参照）またはステータス）に基づいてデータ入出力が調停される。すなわち、たとえばデータ入力の場合、アドレスにより識別されるアクセスが許可されると、入力データをステータスにより未使用と判断されるインターフェース部に与え、これを高速のインターフェース（スレーブ接続部３）に入力することによって変換した後、高速ＲＡＭに入力するように制御される。これに対し、他のスレーブ装置はすべてアドレスのみに基づいてデータ入出力が調停される。なお、図５において、上記以外のアドレス「０２０」、「０４０」、「０７０」、「１１０」・・・は未使用となっている。

つぎに、このように構成されるシステムの動作を主に図２と図４を用いて説明する。なお、図２では図面の簡略化のため、マスタ装置４つまでの構成しか示されていないが、ここではマスタ装置が６つあり（ＭＳ０〜ＭＳ５）、それに対応してマスタＩ／Ｆが６つ設けられていることを想定した説明を行う。
最初に、マスタ装置ＭＳ０〜ＭＳ５のそれぞれは、データを送るスレーブ装置を特定するアドレス（ＡＤＲＳ）を、対応するマスタＩ／Ｆ２１_−０，２１_−１，２１_−２，２１_−３（および２１_−４，２１_−５：不図示）に送る。マスタＩ／Ｆ２１_−０〜２１_−５のそれぞれは、対応するマスタ装置から送られるアドレスをデコードすることにより、ひとつのスレーブＩ／Ｆにアクセス要求（要求信号ＲＳ）を出力する。この要求信号ＲＳは相互接続バスＢＳを介して、それぞれのスレーブＩ／Ｆに伝送される。

マルチポート対応でないスレーブＩ／Ｆ２２_−０〜２２_−４は、マスタＩ／Ｆからの幾つかの要求信号を受ける場合、マスタ装置に割り当てられている優先順位に従ってひとつのマスタＩ／Ｆを特定し、そのマスタＩ／Ｆにのみグラント信号ＧＳを送出する。その結果、図４の場合、スレーブ装置ＳＶ０に対してはマスタ装置ＭＳ０（ＣＰＵ０）のアクセスが許可されてグラント信号ＧＳが返され、スレーブ装置ＳＶ３（Bridge0）に対してはマスタ装置ＭＳ２（ＣＰＵ１）のアクセスが許可されてグラント信号ＧＳが返される。
一方、マルチアクセス対応のスレーブ装置ＳＶ７（高速ＲＡＭ）に対応した図２に示すマルチポート・スレーブＩ／Ｆ２３は、最大３つのアクセスを許可することが可能である。すなわち、３つのインターフェース部Ｐｓ_−０，Ｐｓ_−１，Ｐｓ_−２の使用状態(Condition)が調べられて、すべてが空きならアクセス要求を出してきた３つのマスタＩ／Ｆにアクセス許可のグラント信号ＧＳが返される。このときマスタ装置のプライオリティが高い順に空きインターフェース部の使用許可が下される。図４に示す例では、高速データ記憶再生装置であるマスタ装置ＭＳ５の書き込みホスト１や読み出しホスト１が最もプライオリティが高い。したがって、空きインターフェース部が１つなら、マスタ装置ＭＳ５にしかアクセス許可が出されない。空きインターフェース部が２つの場合、図４に示すように、アクセス要求を出してきた、たとえばマスタ装置ＭＳ１（ＤＭＡ０）にもアクセス許可が出される。マルチポート・スレーブＩ／Ｆは、通常のスレーブＩ／Ｆと同じ要求信号を受けるが、マスタＩ／Ｆに対するグラント信号においては、マスタＩ／Ｆが各インターフェース部を特定できるグラント信号を出力し、インターフェース制御部２３３がマスタＩ／Ｆとインターフェース部との接続関係を記憶している。

マスタＩ／Ｆ２１_−０〜２１_−５のそれぞれは、アクセスを要求したスレーブＩ／Ｆからグラント信号ＧＳが来ない場合、接続されているマスタ装置ＭＳ０〜ＭＳ５に対し待機信号を出力する。マスタＩ／Ｆ２１_−０〜２１_−５のそれぞれは、アクセスを要求したスレーブＩ／Ｆからグラント信号ＧＳを受けた場合、そのグラント信号ＧＳをマスタ装置ＭＳ０〜ＭＳ５に出力する。グラント信号を受けたマスタ装置ＭＳ０〜ＭＳ５は、所定のデータ信号をマスタＩ／Ｆ２１_−０〜２１_−５を介して相互接続バス制御装置２に送出する。
図４の場合、マスタ装置ＭＳ３およびＭＳ４はアクセス要求を出してもプライオリティが低くグラント信号を受けないためデータ出力を行なえないが、マスタ装置ＭＳ１とＭＳ５はグラント信号ＧＳを受けるので、高速ＲＡＭ（スレーブ装置ＳＶ７）にデータ出力が可能である。また、マスタ装置ＭＳ５は、同時にデータの読み出し許可のグラント信号ＧＳを受けるので、高速ＲＡＭ内のデータ読み出しも可能である。

このときマルチポート対応でないスレーブＩ／Ｆ２２_−０〜２２_−６のそれぞれは、マスタ装置にアクセス許可している場合、幾つか送られてくるデータ信号から、許可したマスタ装置からのデータ信号のひとつを内蔵されているセレクタ２２１によって選択し、接続されているスレーブ装置に出力する。
これに対し、マルチポート対応のスレーブＩ／Ｆ２３においては、たとえば、図２に示すように、各ポートに対応した３個のセレクタ２３１_−０，２３１_−１，２３１_−２が、入力されるデータセレクト信号ＤＳＳ０〜ＤＳＳ２に応じて、たとえばインターフェース部Ｐｓ_−０に対応しているセレクタ２３１_−０で高速データ記録再生装置（スレーブ装置ＳＶ５）からの出力データを選択し、インターフェース部Ｐｓ_−２に対応しているセレクタ２３１_−２でＤＭＡ０（スレーブ装置ＳＶ１）からの出力データを選択する。

上記例においては、インターフェース部Ｐｓ_＿０、Ｐｓ_＿２のみを使用しているが、インターフェース部Ｐｓ_＿１も同時に使用すると、他のスレーブ装置の約３倍のデータ書き替え速度を有する高速ＲＡＭの能力をフルに活用し、またリアルタイム性が要求される高速データ記録再生装置（スレーブ装置ＳＶ５）に対し高速でシームレスなデータ転送が可能となる。

図１に示す相互接続バスＢＳのより詳細な構成例を説明する。なお、基本的な動作は、図２〜図５を用いて説明した内容と同じであることから、ここでは構成（接続関係）と信号の流れを主に説明する。

図６は、相互接続バスＢＳの詳細な構成と、これとマスタＩ／ＦおよびスレーブＩ／Ｆとの接続関係を示す回路図である。
ここではアクセスの要求信号ＲＳやグラント信号ＧＳ以外の制御信号ＣＳやアドレス信号（ＡＤＲＳ）は、マスタ装置とスレーブ装置で受け渡すようにしている。マスタＩ／Ｆ２１_−０〜２１_−２のそれぞれに設けられている３つのセレクタ２１１は、データ用セレクタ２１１Ａと制御信号用セレクタ２１１Ｂとからなる。
また、マルチアクセスに非対応のスレーブＩ／Ｆ２２_−０と２２_−１において、セレクタ２２１が、データ用セレクタ２２１Ａ、制御信号用セレクタ２２１Ｂおよびアドレス用セレクタ２２１Ｃからなる。また、マルチアクセスに対応しているマルチポート・スレーブＩ／Ｆ２３において、セレクタが、データ用セレクタ２３１Ａ、制御信号用セレクタ２３１Ｂおよびアドレス用セレクタ２３１Ｃからなる。とくにマルチポート・スレーブＩ／Ｆ２３においては、データ用セレクタ２３１Ａ、制御信号用セレクタ２３１Ｂおよびアドレス用セレクタ２３１Ｃが、インターフェース部Ｐｓ_−０〜Ｐｓ_−２に対応して３組設けられている。この３つのセレクタの組が、図１においてはセレクタ２３１_−０，２３１_−１および２３１_−２の一つに対応する。インターフェース部の使用状況の情報(Condition)は、制御信号ＣＳとして与えられる。マルチポート・スレーブＩ／Ｆ２３は見かけ上３つのスレーブＩ／Ｆとして動作し得るから、相互接続バスＢＳに対して、アドレス、制御信号、データをそれぞれ独立に３つ出力し得るように構成されている。

相互接続バスＢＳは双方向のデータ転送のために、データ転送方向ごとに独立したバス構成となっている。このため図６に示す回路例では、マスタＩ／Ｆと同数のマスタ側バスＢＳｍ０，ＢＳｍ１およびＢＳｍ２、並びに、スレーブＩ／Ｆとマルチポート・スレーブＩ／Ｆ内のインターフェース部の合計と同数のスレーブ側バスＢＳｓ０，ＢＳｓ１，ＢＳｓ２_＿０，ＢＳｓ２_＿１およびＢＳｓ２_＿２により相互接続バスＢＳを構成している。

マスタＩ／Ｆ２１_−０〜２１_−２のそれぞれは、入力したアドレス信号（ＡＤＲＳ）をデコードし、そのデコード結果に基づいて要求信号ＲＳを生成し出力するアドレスデコーダ(ADRS Dec)２１２と、このアドレスデコード結果と、入力されるグラント信号ＧＳとに基づいて、セレクタ２１１Ａおよび２１１Ｂを制御する選択制御部(Select CONT)２１３とを備える。

マスタ装置ＭＳ０から入力されるマスタデータＤｍ０、マスタ制御信号ＣＳｍ０およびアドレス信号（ＡＤＲＳ）は、マスタ側バスＢＳｍ０に入力される。同様に、マスタ装置ＭＳ１から入力されるマスタデータＤｍ１、マスタ制御信号ＣＳｍ１およびアドレス信号（ＡＤＲＳ）は、マスタ側バスＢＳｍ１に入力され、マスタ装置ＭＳ２から入力されるマスタデータＤｍ２、マスタ制御信号ＣＳｍ２およびアドレス信号（ＡＤＲＳ）は、マスタ側バスＢＳｍ２に入力される。
マスタ側バスＢＳｍ０〜ＢＳｍ２に排出されたマスタデータＤｍ０〜Ｄｍ２は、スレーブＩ／Ｆ２２_−０，２２_−１内のセレクタ２２１Ａ、あるいは、マルチポート・スレーブＩ／Ｆ２３内の３つのセレクタ２３１Ａに入力され、前述した制御により適宜、選択されて出力される。また、マスタ側バスＢＳｍ０〜ＢＳｍ２に排出されたマスタ制御信号ＣＳｍ０〜ＣＳｍ２は、スレーブＩ／Ｆ２２_−０，２２_−１内のセレクタ２２１Ｂ、あるいは、マルチポート・スレーブＩ／Ｆ２３内の３つのセレクタ２３１Ｂに入力され、前述した制御により適宜、選択されて出力される。同様に、マスタ側バスＢＳｍ０〜ＢＳｍ２に排出されたアドレス信号（ＡＤＲＳ）は、スレーブＩ／Ｆ２２_−０，２２_−１内のセレクタ２２１Ｃ、あるいは、マルチポート・スレーブＩ／Ｆ２３内の３つのセレクタ２３１Ｃに入力され、前述した制御により適宜、選択されて出力される。

一方、スレーブ装置ＳＶ０から入力されるスレーブデータＤｓ０およびスレーブ制御信号ＣＳｓ０はスレーブ側バスＢＳｓ０に入力される。同様に、スレーブ装置ＳＶ１から入力されるスレーブデータＤｓ１およびスレーブ制御信号ＣＳｓ１はスレーブ側バスＢＳｓ１に入力される。高速スレーブから各インターフェース部Ｐｓ_−０，Ｐｓ_−１およびＰｓ_−２を介して入力される高速スレーブデータＤｓ３０〜Ｄｓ３２は、それぞれスレーブ側バスＢＳｓ２_＿０，ＢＳｓ２_＿１，ＢＳｓ２_＿２に入力される。同様に、高速スレーブから各インターフェース部Ｐｓ_−０，Ｐｓ_−１およびＰｓ_−２を介して入力される高速スレーブ制御信号ＣＳｓ３０〜ＣＳｓ３２は、それぞれスレーブ側バスＢＳｓ２_＿０，ＢＳｓ２_＿１，ＢＳｓ２_＿２に入力される。
スレーブ側バスＢＳｓ０〜ＢＳｓ２_＿ｘに排出されたスレーブデータＤｓ０，Ｄｓ１およびＤｓ３ｘ（ｘ＝０〜２）は、マスタＩ／Ｆ２１_−０〜２１_−２内のセレクタ２１１Ａに入力され、前述した制御により適宜、選択されて出力される。また、スレーブ側バスＢＳｓ０〜ＢＳｓ２_＿ｘに排出されたスレーブ制御信号ＣＳｓ０，ＣＳｓ１およびＣＳｓｘ（ｘ＝１〜２）は、マスタＩ／Ｆ２１_−０〜２１_−２内のセレクタ２１１Ｂに入力され、前述した制御により適宜、選択されて出力される。

このようなバス構成では、バス出力制御を行うセレクタを、スレーブＩ／Ｆ側ではインターフェース制御部２２３あるいは２３３によって、要求信号ＲＳを受け付け、かつグラント信号ＧＳを出力したマスタ側の信号を選択してスレーブ装置側に出力する。とくにマルチポート・スレーブＩ／Ｆ２３では、そのインターフェース制御部２３３が、３つのインターフェース部Ｐｓ_−０〜Ｐｓ_−２に対応したセレクタ２３１_−ｘ（ｘ＝０〜２）を並列に制御することにより、複数のマスタデータ等を同時に出力できる。これらのマスタデータ等は、前述したスレーブ接続部３によりタイミング調整され、クロック乗り換えによりデータ転送速度が向上され、ひとつの高速信号となって高速スレーブ装置に入力される。また、高速スレーブ装置からの信号は、スレーブ接続部３により、逆に、時分割により３つの経路に割り振られ低速なスレーブ信号となって、インターフェース部から相互接続バスＢＳの各スレーブ側バスＢＳｓ２_＿０，ＢＳｓ２_＿１，ＢＳｓ２_＿２にそれぞれ排出される。その後、このスレーブ信号（スレーブデータ信号およびスレーブ制御信号）は、マスタデータマスタＩ／Ｆ側において、選択制御部２１３により出力制御される。すなわち、アドレスデコーダ２１２が要求信号ＲＳを出力してグラント信号ＧＳが帰ってきたスレーブＩ／Ｆの出力のみ選択してマスタ装置側に出力する。

つぎに、高速データと低速データが混在するシステムの例を説明する。
図７は、システム例としてＤＶＣ(Digital Video Cassette)レコーダを示すブロック図である。
ＤＶＣレコーダの場合、制御系のマスタ装置ＭＳ０（ＣＰＵ）やＭＳ１（ＤＭＡ）のほかに、撮像、データ処理および記録系のマスタ装置として、ＣＣＤカメラユニットＭＳ２、ＣＣＤカメラで撮像された画像データを処理するイメージプロセッシングユニットＭＳ３、画像データを表示するモニタＭＳ４、画像データをＤＶフォーマットに変換するＤＶコーディングユニットＭＳ５、および、ＤＶフォーマット後のデータをテープに記録するＤＶＣ記録ユニットＭＳ６が接続されている。このうちＣＣＤカメラユニットＭＳ２、モニタＭＳ４およびＤＶＣ記録ユニットＭＳ６は、データに入出力にリアルタイム性が要求され、それらデータ経路にピンポンバッファ５２，５４または５６が接続されている。これに対し、比較的データ転送速度が遅くても許されるイメージプロセッサユニットＭＳ３およびＤＶコーディングユニットＭＳ５のデータ入出力経路には、通常のバッファ５３Ａ、５３Ｂ、５５Ａまたは５５Ｂが接続されている。また、ＣＣＤカメラユニットＭＳ２とピンポンバッファ５２との間にＣＣＤから取り込まれた画像信号の処理回路(CCD Input)６２が接続され、モニタＭＳ４とピンポンバッファ５４との間にＮＴＳＣエンコーダ６４が接続され、ＤＶＣ記録ユニットＭＳ６とピンポンバッファ５６との間にテープインターフェース６６が接続されている。
スレーブ装置としては、制御系のメモリおよび周辺装置ＳＶ０〜ＳＶ３と、高速メモリとしてのｓＤＲＡＭ（ＳＶ４）が接続されている。周辺装置ＳＶ３は他のバスＳＢ０を介して幾つかのスレーブ装置「ｘｘｘ」４_−０を接続させるバスブリッジ装置である。ｓＤＲＡＭ（ＳＶ４）はスレーブ接続部３を介して接続されている。

図８は、データの入出力経路ごとに、クロックレート（ＭＨｚ）、データ幅（Ｂｙｔｅｓ）、転送レート（ＭＢ／Ｓ(mega-bytes/sec.)，Ｍｂ／Ｓ(mega-bits/sec.)）を表にまとめたものである。
クロックレート３０ＭＨｚ、データ幅２バイト、転送レート６０ＭＢ／ＳのＣＣＤ入力はリアルタイム性が要求され最も優先順位が高い。また、クロックレート１３．５ＭＨｚ、データ幅２バイト、転送レート２７ＭＢ／ＳのＮＴＳＣモニタ出力もリアルタイム性が要求され、つぎに優先順位が高い。優先順位はテープ記録部への出力が、そのつぎに高く、ＤＶフォーマット変換ユニットやイメージプロセッシングユニットへのデータ入出力は、このかなでは最も優先順位が低くなる。たとえば、相互接続バスの転送速度を６０ＭＢ／Ｓ（３０ＭＨｚ×２バイト）、ｓＤＲＡＭの転送能力を２１６ＭＢ／Ｓとすると、マルチポート・スレーブＩ／Ｆに４つのインターフェース部を設けることで高速なデータのやり取りを実現できる。

本実施の形態にかかるバス制御装置およびこれを用いたシステムは、以下の利点がある。
マルチポート・スレーブＩ／Ｆ２３を有することから、このマルチポート・スレーブＩ／Ｆ２３に接続されているスレーブ装置に、異なるマスタ装置から同時にアクセスがあっても、この異なるマスタ装置からのデータを複数のインターフェース部からスレーブ装置側に出力することが可能である。これにより、相互接続バス構成のバス制御装置をマルチアクセス対応に仕様変更することができ、高速転送が可能なメモリの接続が可能となる。すなわち、相互接続バス構成がされたシステムでリアルタイム性が要求されるブロック（ＣＣＤ入力やＮＴＳＣ出力など）があると、いままでは、そのリアルタイム性の確保が困難なことから別に高速バスを設計する必要があったが、本実施の形態では、データ転送速度が異なるすべての内蔵するブロックのそれぞれを、ひとつの相互接続バスインターフェースのマスタやスレーブにすることができる。このときブロックとしては、メモリであるかＣＰＵであるかなどの種類を問わず、また、それぞれのブロックの個数もシステム仕様を満足する範囲で任意に接続できる。
以上より、相互接続バスを利用したシステム構成簡素になり、材料費や設計コストを抑制することができる。

また、スレーブ装置を増設したい場合は、そのスレーブ装置に未使用のアドレスを割り当て、未使用の（または新たに増設した）スレーブＩ／Ｆに当該スレーブ装置を接続するだけでよい。したがって、この相互接続バスを用いたシステムでは、バス構成そのものの変更を伴わないでシステム構成の変更が容易であるという利点がある。また、マスタ装置の増設についても同様な利点がある。

ところで、大きなシステムでは、シミュレーションのみでは評価が困難な場合にブレッドボードなどに機能を実現して評価することがある。
たとえば、図９に示すシステムの場合、モジュールＡ、モジュールＢ、モジュールＣといった単位で機能ごとに分け、それぞれで評価を行ない、良好な評価結果が得られたら、それらを統合して評価することがある。この場合、ひとつの相互接続バス制御装置２に全てのブロックのマスタ装置およびスレーブ装置が接続されていることから、ブロック間で評価の整合がとりやすく、ひとつのモジュールでの設計変更が他に及ぼす影響を容易に見積もれる。また、モジュールの分割または統合をシステムの能力を下げることなく容易に行うことができる。

開発や最終製品のロードマップ（開発や製品発表の予定）上の理由などにより、最初に複数のチップを開発して、その後、１チップ化する場合がある。この場合、本実施の形態の相互接続バス制御装置を用いることにより、バスインターフェース（マスタＩ／ＦやスレーブＩ／Ｆ）を新たに定義し、あるいは、それぞれのモジュール（複数のチップに分割していた部分）を変更し直す必要がない。この場合、それぞれ確認すべき点として、たとえばモジュール間の整合性などがあり、その点を重点的に評価し、その評価結果に応じて必要なら僅かな変更程度を経て、複数のチップを容易にひとつのチップに統合することが可能である。つまり、本実施の形態によれば、最終製品の構成をマスタ装置およびスレーブ装置をそれぞれ有する複数のグループに分割し、それぞれのグループをデバイスとして開発し、この複数のデバイスの機能を将来１チップに統合することが容易にできるという利点がある。

また、１チップに統合する場合でなくとも、同一または類似する基幹的機能を有する複数のシステムの設計および開発を並行して、あるいは、時期を前後して行う場合、ひとつのモジュールを他の異なるシステムでも再利用しやすく、その分開発効率が向上し、開発リソースの節約が可能であるという利点も得られる。

本発明の実施の形態にかかる相互接続バス構成を採用しているシステムの簡略化した構成図である。アクセス要求を受け付け、アクセス許可を付与する信号の経路を示す、やや詳細なマルチポート・スレーブＩ／Ｆの構成図である。高速スレーブ接続部の一構成例を示すブロック図である。マスタ装置とスレーブ装置を含む全体の構成例と信号の流れを示すブロック図である。システムのスレーブ装置に対するアドレスの割り当てを説明するための図である。相互接続バスの詳細な構成と、これとマスタＩ／ＦおよびスレーブＩ／Ｆとの接続関係を示す回路図である。システム例としてのＤＶＣレコーダの構成と信号の流れを示すブロック図である。図７に示すＤＶＣレコーダにおいて、データの入出力経路ごとにクロックレート、データ幅および転送レートを示す図表である。評価または開発単位としてモジュールＡ〜Ｃを示すシステムのブロック図である。データ入出力のリアルタイム性が要求されるシステムにおいて、従来から採用されている第１のバス構成を採用しているシステムのブロック図である。従来から採用されている第２のバス構成（相互接続バス構成）を採用しているシステムの簡略化した構成図である。

符号の説明

１…システム、２…相互接続バス制御装置、３…高速スレーブ接続部、２１…マスタＩ／Ｆ、２２…スレーブＩ／Ｆ、２３…マルチポート・スレーブＩ／Ｆ、３１…バッファＩ／Ｆ、３１Ａ…バッファ、３２…調停選択部、３２Ａ…セレクタ、２１１，２２１，２３１…セレクタ、２３３…Ｉ／Ｆ制御部、２３３Ａ…アクセス許可制御部、ＭＳ０〜ＭＳ５…マスタ装置、ＳＶ０〜ＳＶ７…スレーブ装置、ＢＳ…相互接続バス、ＲＳ…要求信号、ＧＳ…グラント信号、Ｄｍ，Ｄｓ…データ信号、ＣＳｍ…マスタ制御信号、ＣＳｓ…スレーブ制御信号、ＡＤＲＳ…アドレス信号、Ｐｓ…インターフェース部

Claims

各々にマスタ装置が接続可能な所定数のマスタ・インターフェースと、各々にスレーブ装置が接続可能な所定数のスレーブ・インターフェースと、当該マスタ・インターフェースとスレーブ・インターフェースが接続されているバスとを有し、各マスタ装置からのアクセスに応じ、マスタ・インターフェースおよびスレーブ・インターフェースにより、マスタ装置とスレーブ装置のバスを経由する通信を制御するバス制御装置であって、
前記スレーブ・インターフェースの少なくともひとつが、複数のマスタ装置からの同時アクセスが可能なマルチアクセス対応のスレーブ・インターフェースである
バス制御装置。
前記マルチアクセス対応のスレーブ・インターフェースは、バス側とスレーブ装置側との間に設けられたＮ個のインターフェース部を有し、最大でＮ個のマスタ装置からの同時アクセスが可能に構成されている
請求項１に記載のバス制御装置。
前記Ｎ個のインターフェース部とスレーブ装置との間に設けられ、当該スレーブ装置から入力される信号をＮ個に分割して前記Ｎ個のインターフェース部に出力し、前記Ｎ個のインターフェース部から入力されるＮ個の信号を１つの信号に統合して前記スレーブ装置に出力し、前記バスの転送速度と前記スレーブ装置の転送速度とを変換するスレーブ接続部を有する
請求項２に記載のバス制御装置。
前記マルチアクセス対応のスレーブ・インターフェースに接続されているスレーブ装置に複数のアドレスが割り当てられ、他のスレーブ装置にそれぞれひとつのアドレスが割り当てられ、前記マルチアクセス対応のスレーブ・インターフェースは、割り当てられている複数のアドレスを用いてアクセスを要求しているマスタ装置の優先順位に応じて信号の入出力を制御する
請求項１，２または３に記載のバス制御装置。
前記マルチアクセス対応のスレーブ・インターフェースは、
任意のマスタ・インターフェースから前記バスを経由して複数の信号を入力したときに、当該入力した信号のひとつを選択して出力するＮ個のセレクタと、
当該Ｎ個のセレクタを入力したアドレスに応じて制御するインターフェース制御部と
を有する請求項４に記載のバス制御装置。
前記インターフェース制御部は、アクセス要求があったときに、前記マルチアクセス対応のスレーブ・インターフェースのインターフェース部に未使用のものが存在するときは、アクセスの許可信号をアクセス要求を出したマスタ装置側に出力し、当該許可信号に対応して送られてくるマスタ装置からの信号を前記Ｎ個のセレクタを制御することによって選択して出力する
請求項５に記載のバス制御装置。
アクセス要求数が前記未使用のインターフェース部の数を越える場合、アクセスを要求したマスタ装置の優先順位に応じてアクセスの許可信号を出力する
請求項６に記載のバス制御装置。