JP5440419B2 - 情報処理システム - Google Patents

Description

本発明は、プログラムを実行するととともに割り込み要求に応答して割り込み処理を実施するプロセッサを含む情報処理システムに関する。

ＣＰＵ等のプロセッサへの割り込み要求が発生してからプロセッサが割り込み処理プログラムの実行を開始するまでの期間に、割り込み処理プログラムをプリフェッチバッファにプリフェッチする情報処理システムが提案されている（例えば、特許文献１参照。）。また、割り込み処理が規則的に発生する情報処理システムにおいて、割り込み処理で使用するデータをキャッシュメモリに予め転送する手法が提案されている（例えば、特許文献２参照。）。

特開平８−２２１２７０号公報 特開２００４−２５２７２９号公報

割り込み処理に使用されるＩ／Ｏデバイス等のレジスタの値は、プログラムによる書き換え以外の要因によっても変化する。一方、キャッシュメモリ内のデータは、データが追い出されるまで長い期間にわたり保持されることがある。このため、Ｉ／Ｏデバイス等のレジスタに保持されたデータをキャッシュメモリに保持しても、レジスタの値とキャッシュメモリに保持された値が同じであることを保証できない。すなわち、上述した割り込み処理プログラムはキャッシュメモリにプリフェッチすることが可能であるのに対して、Ｉ／Ｏデバイス等のレジスタに保持されているデータは、キャッシュメモリにプリフェッチすることができない。したがって、割り込み処理プログラムにおいて、Ｉ／Ｏデバイス等のレジスタは、直接アクセスされる必要がある。一般に、Ｉ／Ｏデバイス等は低速なスレーブポートに接続されているため、Ｉ／Ｏデバイス等のレジスタを直接アクセスすることにより、割り込み処理プログラムの実行効率は低下し、情報処理システムの性能は低下する。

本発明の一形態では、情報処理システムは、高速バスインターフェースに接続され、プログラムを実行するプロセッサと、低速バスインターフェースを介してアクセスされ、割り込み要因を示す情報が格納される情報レジスタを含み、プロセッサに割り込み要求を発行する少なくとも１つの低速スレーブと、高速バスインターフェースに接続される割り込み処理専用のバッファを含み、プロセッサへの割り込み要求に応答して、リマップ信号をアサートするとともに、情報レジスタに格納されている情報を読み出し、読み出した情報をバッファに書き込む割り込み制御回路と、リマップ信号のネゲート中に、プロセッサから情報レジスタへの読み出しアクセス要求を低速スレーブに供給し、リマップ信号のアサート中に、バッファから情報を読み出すために読み出しアクセス要求を割り込み制御回路を介してバッファに供給する切替回路とを有している。

低速スレーブの情報レジスタに格納されている情報を割り込み処理専用のバッファに格納し、プロセッサからの読み出しアクセス要求を切替回路を用いてバッファに供給することで、情報処理システムの性能を低下することなく、割り込み処理時間を短縮できる。

一実施形態における情報処理システムの例を示している。 別の実施形態における情報処理システムの例を示している。 図２に示した割り込み制御回路の例を示している。 図２に示したアドレスデコーダの例を示している。 図２に示したＣＰＵの割り込み処理の例を示している。 図２に示したＣＰＵの割り込み処理の別の例を示している。 別の実施形態における情報処理システムの例を示している。 図７に示した割り込み制御回路の例を示している。 図７に示したアドレスデコーダの例を示している。 別の実施形態における情報処理システムの例を示している。 図１０に示した割り込み制御回路の例を示している。 別の実施形態における割り込み制御回路の例を示している。 別の実施形態における情報処理システムの例を示している。

以下、実施形態を、図面を用いて説明する。

図１は、一実施形態における情報処理システムＩＰＳの例を示している。情報処理システムＩＰＳは、高速バスインターフェースＨＳＢＵＳに接続されるＣＰＵ（Central Processing Unit）、低速バスインターフェースＬＳＢＵＳに接続される低速スレーブＬＳＬＶ、割り込み制御回路ＩＣＮＴおよび切替回路ＳＷを有している。ＣＰＵは、プログラムを実行するプロセッサの一種であり、低速スレーブＬＳＬＶからの割り込み要求ＩＲＥＱに応答して、通常のプログラムの実行を中断し、割り込み処理ルーチンを実行する。低速スレーブＬＳＬＶは、割り込み要因などの割り込み処理に必要な情報が格納される情報レジスタＩＲＥＧを有しており、ＣＰＵに割り込み要求ＩＲＥＱを発行する機能を有している。

割り込み制御回路ＩＣＮＴは、高速バスインターフェースＨＳＢＵＳに接続され、高速にアクセス可能な割り込み処理専用のバッファＢＵＦを有している。割り込み制御回路ＩＣＮＴは、低速スレーブＬＳＬＶから割り込み要求ＩＲＥＱが発生したときに、ＣＰＵが割り込み処理ルーチンを開始するまでの時間を短縮するために動作する。

具体的には、割り込み制御回路ＩＣＮＴは、割り込み要求ＩＲＥＱに応答してリマップ信号ＲＥＭＡＰをアサートする。また、割り込み制御回路ＩＣＮＴは、ＣＰＵが低速スレーブＬＳＬＶ用の割り込み処理ルーチンへの移行処理を実施している間に、情報レジスタＩＲＥＧから割り込み要因等の情報を読み出す。すなわち、割り込み制御回路ＩＣＮＴは、割り込み処理ルーチンが開始される前に割り込み要因等の情報を先読みし、読み出した情報をバッファＢＵＦに書き込む。

切替回路ＳＷは、リマップ信号ＲＥＭＡＰのアサート中にＣＰＵからの読み出しアクセス要求を割り込み制御回路ＩＣＮＴを介してバッファＢＵＦに供給する。図１の切替回路ＳＷは、リマップ信号ＲＥＭＡＰがアサートされている状態を示している。切替回路ＳＷは、リマップ信号ＲＥＭＡＰのネゲート中にＣＰＵからの読み出しアクセス要求を低速スレーブＬＳＬＶに供給する。

これにより、割り込み要求ＩＲＥＱに応答してＣＰＵにより実行される割り込み処理ルーチンにおいて、情報レジスタＩＲＥＧに保持されている割り込み要因等の情報をＣＰＵにより高速に読み出すことができる。割り込み要因を早く判定できるため、割り込み要求ＩＲＥＱが発生してから、割り込み処理ルーチンが開始されるまでの時間を短縮できる。

なお、割り込み要因等の情報は、割り込み要求ＩＲＥＱに応答してバッファＢＵＦに書き込まれる。割り込み要求ＩＲＥＱの直後に情報レジスタＩＲＥＧに保持されている割り込み要因等の情報が書き換えられることはない。このため、割り込み処理ルーチンによる割り込み要因等の情報の読み出し時に、バッファＢＵＦに保持されている値と、情報レジスタＩＲＥＧに保持されている値とが相違することはない。

以上、この実施形態では、低速スレーブＬＳＬＶの情報レジスタＩＲＥＧに格納されている情報を割り込み処理専用のバッファＢＵＦに格納し、ＣＰＵからの読み出しアクセス要求に応答してバッファＢＵＦから情報を読み出すことで、情報処理システムＩＰＳの性能を低下することなく、割り込み処理時間を短縮できる。

図２は、別の実施形態における情報処理システムＩＰＳの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。例えば、情報処理システムＩＰＳは、半導体集積回路として１つのチップで形成されている。

情報処理システムＩＰＳは、高速バスインターフェースの一種である高速バスインターコネクトＨＢＩＣを介して接続されたＣＰＵ、マスターＭＳＴ、割り込み制御回路ＩＣＮＴ、バスブリッジＢＢＲＧ、高速スレーブＨＳＬＶ１、ＨＳＬＶ２と、低速バスインターフェースＬＳＢＵＳを介してバスブリッジＢＢＲＧに接続された低速スレーブＬＳＬＶ１、ＬＳＬＶ２とを有している。低速スレーブＬＳＬＶ１、ＬＳＬＶ２は、割り込み要因等の情報が格納される情報レジスタＩＲＥＧ１、ＩＲＥＧ２をそれぞれ有している。

ＣＰＵは、プログラムを実行することで、情報処理システムＩＰＳ全体の動作を制御する。例えば、ＣＰＵは、プログラムが一時的に格納されるキャッシュメモリを有している。また、ＣＰＵは、割り込み要求ＩＲＥＱ１、ＩＲＥＱ２を受ける割り込みコントローラを搭載している。なお、割り込みコントローラは、ＣＰＵの外側に形成してもよい。

例えば、マスターＭＳＴは、ＤＭＡＣ（Direct Memory Access Controller）である。ＣＰＵ、マスターＭＳＴおよび割り込み制御回路ＩＣＮＴは、高速バスインターコネクトＨＢＩＣにトランザクションを発行可能なマスターデバイスである。高速スレーブＨＳＬＶ１、ＨＳＬＶ２は、高速ＳＲＡＭやＤＲＡＭ用のメモリコントローラである。低速スレーブＬＳＬＶ１、ＬＳＬＶ２は、タイマーや通信インターフェース等の周辺デバイスであり、割り込み要求ＩＲＥＱ１、ＩＲＥＱ２をそれぞれ発行する。バスブリッジＢＢＲＧは、高速バスインターコネクトＨＢＩＣ側の高速バスプロトコルと、低速バスインターフェースＬＳＢＵＳ側の低速バスプロトコルとの変換を相互に行う。

割り込み制御回路ＩＣＮＴは、図１と同様に、高速にアクセスされ、割り込み要因等の情報が格納される割り込み処理専用のバッファＢＵＦを有している。また、割り込み制御回路ＩＣＮＴは、低速スレーブＬＳＬＶ２の情報レジスタＩＲＥＧ２を示すアドレスＡＤを記憶するアドレス記憶部ＡＤＭＥＭを有している。割り込み制御回路ＩＣＮＴは、図１と同様に、低速スレーブＬＳＬＶ２から割り込み要求ＩＲＥＱ２が発生したときに、ＣＰＵが割り込み処理ルーチンを開始するまでの時間を短縮するために動作する。割り込み制御回路ＩＣＮＴの例は、図３に示す。

例えば、低速スレーブＬＳＬＶ１は、割り込み要求ＩＲＥＱ１の発生から割り込み処理が開始されるまでの時間が長くても許容されるデバイスである。これに対して、低速スレーブＬＳＬＶ２は、割り込み要求ＩＲＥＱ２の発生から割り込み処理が開始されるまでの時間が所定時間以下であることが要求されるデバイスである。情報処理システムＩＰＳを正常に動作するために、低速スレーブＬＳＬＶ２の割り込み処理は早く開始される必要がある。このために、割り込み制御回路ＩＣＮＴが生成するリマップ信号ＲＥＭＡＰによりアドレスデコーダＡＤＥＣ０の機能が切り替えられ、低速スレーブＬＳＬＶ２の代わりにバッファＢＵＦがアクセスされる。

高速バスインターコネクトＨＢＩＣは、スレーブポートＳ０、Ｓ１、Ｓ２、アドレスデコーダＡＤＥＣ０−ＡＤＥＣ２およびマスターポートＭ０−Ｍ３を有している。スレーブポートＳ０、Ｓ１、Ｓ２は、ＣＰＵ、マスターＭＳＴおよび割り込み制御回路ＩＣＮＴにそれぞれ接続されている。マスターポートＭ０、Ｍ１、Ｍ２、Ｍ３は、バスブリッジＢＢＲＧ、高速スレーブＨＳＬＶ１、ＨＳＬＶ２および割り込み制御回路ＩＣＮＴにそれぞれ接続されている。

アドレスデコーダＡＤＥＣ０は、ＣＰＵからのアドレスをデコードし、デコード結果に応じてアドレスをマスターポートＭ０−３のいずれかに出力する。アドレスデコーダＡＤＥＣ１は、マスターＭＳＴからのアドレスをデコードし、デコード結果に応じてアドレスをマスターポートＭ０−３のいずれかに出力する。アドレスデコーダＡＤＥＣ２は、割り込み制御回路ＩＣＮＴからのアドレスをデコードし、デコード結果に応じてアドレスをマスターポートＭ０−３のいずれかに出力する。アドレスデコーダＡＤＥＣ０の例は、図４に示す。

なお、図２に示した高速バスインターコネクトＨＢＩＣは、主にアドレスの伝達経路を示しているが、制御信号およびデータも伝達される。このために、各アドレスデコーダＡＤＥＣ０−２は、制御信号およびデータの伝達経路を切り替える機能を有していてもよい。低速バスインターフェースＬＳＢＵＳも同様に、アドレスだけでなく、制御信号およびデータも伝達される。高速バスインターコネクトＨＢＩＣおよび低速バスインターフェースＬＳＢＵＳは、双方向バスである。

図３は、図２に示した割り込み制御回路ＩＣＮＴの例を示している。割り込み制御回路ＩＣＮＴは、バッファＢＵＦ、アドレス記憶部ＡＤＭＥＭを有するマスター制御回路ＭＳＴＣＮＴ、マスターインターフェースＭＳＴＩＦおよびスレーブインターフェースＳＬＶＩＦを有している。

アドレス記憶部ＡＤＭＥＭは、低速スレーブＬＳＬＶ２の情報レジスタＩＲＥＧ２を示すアドレスＡＤを記憶している。例えば、情報レジスタＩＲＥＧ２は、割り込み要求ＩＲＥＱ２が発生した要因を示す情報が格納されている。なお、マスター制御回路ＭＳＴＣＮＴは、２つ以上のアドレス記憶部ＡＤＭＥＭを有していてもよい。

アドレス記憶部ＡＤＭＥＭに記憶されているアドレスＡＤの値は、半導体集積回路の製造に使用される金属配線層のフォトマスクのパターンとして設定される。あるいは、アドレスＡＤの値は、半導体集積回路上に形成されるヒューズ回路を用いて設定される。このため、アドレスＡＤの値は、固定値であり、半導体集積回路の出荷後に変更できない。

マスター制御回路ＭＳＴＣＮＴは、割り込み要求ＩＲＥＱ２をモニタリングし、割り込み要求ＩＲＥＱ２に応答して、アドレス記憶部ＡＤＭＥＭに記憶されているアドレスＡＤを、低速スレーブＬＳＬＶ２に読み出しアクセスするための制御信号ＣＮＴＬとともにマスターインターフェースＭＳＴＩＦに出力する。

マスターインターフェースＭＳＴＩＦは、マスター制御回路ＭＳＴＣＮＴからのアドレスＡＤおよび制御信号ＣＮＴＬを、図２に示した高速バスインターコネクトＨＢＩＣのスレーブポートＳ２に出力する。すなわち、マスターインターフェースＭＳＴＩＦは、情報レジスタＩＲＥＧ２から情報を読み出すためにバストランザクションを発行する機能を有している。

スレーブポートＳ２に供給されるバストランザクションは、図２のアドレスデコーダＡＤＥＣ２、マスターポートＭ０、バスブリッジＢＢＲＧおよび低速バスインターフェースＬＳＢＵＳを介して低速スレーブＬＳＬＶ２に伝達される。低速スレーブＬＳＬＶ２は、バストランザクションに基づいて情報レジスタＩＲＥＧ２に格納されている割り込み要因を含む情報を低速バスインターフェースＬＳＢＵＳに出力する。低速バスインターフェースＬＳＢＵＳに出力される情報は、バスブリッジＢＢＲＧ、マスターポートＭ０およびスレーブポートＳ２を介してマスターインターフェースＭＳＴＩＦに伝達される。

マスターインターフェースＭＳＴＩＦは、低速スレーブＬＳＬＶ２から読み出される情報レジスタＩＲＥＧ２の値を読み出しデータＲＤとして受け、マスター制御回路ＭＳＴＣＮＴに出力する。マスター制御回路ＭＳＴＣＮＴは、読み出しデータＲＤをバッファＢＵＦに書き込む。マスター制御回路ＭＳＴＣＮＴは、割り込み要求ＩＲＥＱ２を受けてから読み出しデータがバッファＢＵＦに書き込まれるまでの間、ＣＰＵにより空のバッファＢＵＦがアクセスされることを防止するため、コピー中信号ＣＯＰＹをスレーブインターフェースＳＬＶＩＦに向けてアサートする。

バッファＢＵＦは、ＣＰＵにより低速スレーブＬＳＬＶ２に比べて高速にアクセス可能である。バッファＢＵＦのサイズは、情報を読み出す情報レジスタＩＲＥＧ２のサイズに合わせて設計される。例えば、３２ビット幅の情報レジスタＩＲＥＧ２から割り込み要因を含む情報が読み出されるとき、バッファＢＵＦは、３２ビット幅のデータＲＤを格納可能なサイズに設計される。

なお、割り込み要求ＩＲＥＱ２に応答して実行される割り込み処理プログラムに必要な情報が、低速スレーブＬＳＬＶ２の複数の情報レジスタＩＲＥＧ２に格納されるとき、マスター制御回路ＭＳＴＣＮＴは、複数のアドレス記憶部ＡＤＭＥＭを有する。複数のアドレス記憶部ＡＤＭＥＭは、低速スレーブＬＳＬＶ２の複数の情報レジスタＩＲＥＧ２をそれぞれ示す複数のアドレスＡＤをそれぞれ記憶する。そして、マスター制御回路ＭＳＴＣＮＴは、複数の情報レジスタＩＲＥＧ２から情報を読み出すために、複数のアドレスＡＤを制御信号ＣＮＴＬとともにマスターインターフェースＭＳＴＩＦに順に出力する。

さらに、マスター制御回路ＭＳＴＣＮＴは、割り込み要求ＩＲＥＱ２に応答してリマップ信号ＲＥＭＡＰをアサートし、図２に示したアドレスデコーダＡＤＥＣ０に出力する。リマップ信号ＲＥＭＡＰのアサートにより、アドレスデコーダＡＤＥＣ０は、情報レジスタＩＲＥＧ２を示すアドレスを含む読み出しアクセス要求をＣＰＵから受けたときに、アドレスＡＤおよび制御信号ＣＮＴＬをマスターポートＭ０ではなくマスターポートＭ３に出力する。このように、情報レジスタＩＲＥＧ２を読み出しアクセスするためにＣＰＵから出力されるアドレスＡＤおよび制御信号ＣＮＴＬは、リマップ信号ＲＥＭＡＰのアサート中に、マスターポートＭ３を介して割り込み制御回路ＩＣＮＴに伝達される。

割り込み制御回路ＩＣＮＴのスレーブインターフェースＳＬＶＩＦは、マスターポートＭ３を介してＣＰＵから供給されるアドレスＡＤおよび制御信号ＣＮＴＬに応答してバッファＢＵＦに保持されているデータＲＤを読み出し、マスターポートＭ３に出力する。マスターポートＭ３に出力されたデータＲＤは、スレーブポートＳ０を介してＣＰＵに伝達される。そして、ＣＰＵは、バッファＢＵＦに保持されている情報を、低速スレーブＬＳＬＶ２の情報レジスタＩＲＥＧ２に保持されている情報として読み出す。なお、コピー中信号ＣＯＰＹがアサートされているとき、スレーブインターフェースＳＬＶＩＦは、マスターポートＭ３に向けてウエイト要求ＷＡＩＴをアサートする。これにより、コピー中信号ＣＯＰＹがネゲートされるまで、ＣＰＵによる情報レジスタＩＲＥＧ２のアクセスサイクル（実際には、バッファＢＵＦのアクセスサイクル）にウエイトサイクルが挿入される。すなわち、割り込み要求ＩＲＥＱ２に応答して情報レジスタＩＲＥＧ２に格納されている情報をバッファＢＵＦに書き込む前に読み出しアクセス要求が発行されるとき、ＣＰＵにウエイト要求ＷＡＩＴが発行される。

図４は、図２に示したアドレスデコーダＡＤＥＣ０の例を示している。アドレスデコーダＡＤＥＣ０は、デコーダＤＥＣ１、ＤＥＣ２およびスイッチＡＳＷ１、ＡＳＷ２、ＡＳＷ３を有している。例えば、デコーダＤＥＣ１は、スレーブポートＳ０を介してＣＰＵから伝達されるアドレスの上位ビット群をデコードし、生成したアドレスデコード信号ＡＤＥＣＳ１をスイッチＡＳＷ１に出力する。

スイッチＡＳＷ１は、スレーブポートＳ０を介してＣＰＵから伝達されるアドレスの下位ビット群を、アドレスデコード信号ＡＤＥＣＳ１に応じて、スイッチＡＳＷ２、マスターポートＭ１、Ｍ２のいずれかに供給する。具体的には、アドレスの上位ビット群がマスターポートＭ０を示すときに、アドレスの下位ビット群は、スイッチＡＳＷ２に供給される。アドレスの上位ビット群がマスターポートＭ１を示すときに、アドレスの下位ビット群はマスターポートＭ１に供給される。アドレスの上位ビット群がマスターポートＭ２を示すときに、アドレスの下位ビット群は、マスターポートＭ２に供給される。

例えば、デコーダＤＥＣ２は、スレーブポートＳ０を介してＣＰＵから伝達されるアドレスの中位ビット群をデコードし、生成したアドレスデコード信号ＡＤＥＣＳ２をスイッチＡＳＷ２に出力する。スイッチＡＳＷ２は、スイッチＡＳＷ１からのアドレスの下位ビット群を、アドレスデコード信号ＡＤＥＣＳ２に応じてスイッチＡＳＷ３またはマスターポートＭ０に供給する。

具体的には、アドレスの中位ビット群が情報レジスタＩＲＥＧ２を示すときに、アドレスの下位ビット群はスイッチＡＳＷ３に供給される。アドレスの中位ビット群が低速スレーブＬＳＬＶ２の情報レジスタＩＲＥＧ２以外および低速スレーブＬＳＬＶ１を示すときに、アドレスの下位ビット群はマスターポートＭ０に供給される。

スイッチＡＳＷ３は、スイッチＡＳＷ２からのアドレスの下位ビット群を、リマップ信号ＲＥＭＡＰに応じて、マスターポートＭ０またはＭ３に供給する。具体的には、リマップ信号ＲＥＭＡＰのネゲート中、アドレスの下位ビット群はマスターポートＭ０に供給される。リマップ信号ＲＥＭＡＰのアサート中、アドレスの下位ビット群はマスターポートＭ３に供給される。なお、リマップ信号ＲＥＭＡＰのアサート中に書き込みアクセスが要求されるとき、アドレスの下位ビット群はマスターポートＭ０に供給される。

このように、アドレスデコーダＡＤＥＣ０は、リマップ信号ＲＥＭＡＰのアサート中に、バッファＢＵＦから情報を読み出すために読み出しアクセス要求を割り込み制御回路ＩＣＮＴを介してバッファＢＵＦに供給し、リマップ信号ＲＥＭＡＰのネゲート中に、ＣＰＵから情報レジスタＩＲＥＧ２への読み出しアクセス要求を低速スレーブＬＳＬＶ２に供給する切替回路として動作する。なお、スイッチＡＳＷ１−ＡＳＷ３は、アドレスの切り替えだけでなく、アドレスとともにＣＰＵから供給される制御信号およびデータの伝達先を切り替えてもよい。

図５は、図２に示したＣＰＵの割り込み処理の例を示している。この例では、ＣＰＵが通常動作を実行するための通常のプログラムを実行中に、低速スレーブＬＳＬＶ２から割り込み要求ＩＲＥＱ２が発生する。ＣＰＵは、通常のプログラムの実行を中断し、割り込み処理プログラムを実行する。

図２に示した割り込み制御回路ＩＣＮＴは、割り込み要求ＩＲＥＱ２のアサートに応答して、情報レジスタＩＲＥＧ２に読み出しアクセスし、情報レジスタＩＲＥＧ２に保持されている情報をバッファＢＵＦに書き込む（図５（ａ））。すなわち、割り込み要求ＩＲＥＱ２を発行した低速スレーブＬＳＬＶ２の割り込み要因の先読みが実施される。また、割り込み制御回路ＩＣＮＴは、割り込み要求ＩＲＥＱ２に応答してリマップ信号ＲＥＭＡＰをアサートする（図５（ｂ））。さらに、割り込み制御回路ＩＣＮＴは、情報レジスタＩＲＥＧ２から読み出される情報をバッファＢＵＦに書き込むまでウエイト要求ＷＡＩＴをアサートする（図５（ｃ））。

ＣＰＵは、実行中の命令を、例えば１サイクルから１６サイクルの間に中断する（図５（ｄ））。ＣＰＵは、割り込み処理ルーチンＩＳＲ（Interrupt Service Routine）の命令をフェッチするために、メモリにアクセスする（図５（ｅ））。ここで、フェッチされるメモリは、割り込み処理ルーチンＩＳＲが格納されているキャッシュメモリまたはメインメモリ等である。もし、キャッシュミスが発生したとき、割り込み処理ルーチンＩＳＲをメインメモリからキャッシュメモリにコピーするキャッシュラインフィルが実行される。

次に、ＣＰＵは、今まで実行していた通常動作の状態を保持するために、ＣＰＵ内のレジスタの値をスタックメモリ等に待避する（図５（ｆ））。図５の（ｅ）、（ｆ）は、低速スレーブＬＳＬＶ２用の割り込み処理ルーチンへの移行処理である。この後、ＣＰＵは、割り込み処理ルーチンＩＳＲの実行を開始し、割り込み要求ＩＲＥＱ２の発生要因を調べるために、情報レジスタＩＲＥＧ２に読み出しアクセスする（図５（ｇ））。ＣＰＵが割り込み処理ルーチンＩＳＲの実行を開始するとき、割り込み制御回路ＩＣＮＴは、情報レジスタＩＲＥＧ２に保持されている情報をバッファＢＵＦに書き込み済みである。このため、図３および図４で説明したように、情報レジスタＩＲＥＧ２がアクセスされる代わりに、割り込み制御回路ＩＣＮＴのバッファＢＵＦがアクセスされる（図５（ｈ））。これにより、ＣＰＵは、情報レジスタＩＲＥＧ２の情報を高速に読み出しできる。

この後、ＣＰＵは、読み出した情報レジスタＩＲＥＧ２の値に基づいて、割り込み要求ＩＲＥＱ２の発生要因を分析し、割り込み要因に応じた割り込み処理を実行する（図５（ｉ））。ＣＰＵは、割り込み処理の実行後、割り込み要求ＩＲＥＱ２をネゲートするために、情報レジスタＩＲＥＧ２に書き込みアクセスし、情報レジスタＩＲＥＧ２をリセットする（図５（ｊ））。なお、情報レジスタＩＲＥＧ２のリセットは、書き込みアクセスであるため、アドレスデコーダＡＤＥＣ０は、リマップ信号ＲＥＭＡＰのレベルに拘わらず、アドレスおよび制御信号をマスターポートＭ０に出力する。

情報レジスタＩＲＥＧ２のリセットに応答して、割り込み要求ＩＲＥＱ２がネゲートされる（図５（ｋ））。割り込み制御回路ＩＣＮＴは、割り込み要求ＩＲＥＱ２のネゲートに応答してリマップ信号ＲＥＭＡＰをネゲートする（図５（ｌ））。次に、ＣＰＵは、スタックメモリ等に待避していた情報をＣＰＵ内のレジスタに戻す（図５（ｍ））。そして、ＣＰＵは、中断していた通常動作を再び実行するために、命令のフェッチを開始する（図５（ｎ））。

図５の下側は、ＣＰＵが割り込み要求ＩＲＥＱ２の発生要因を調べるために、情報レジスタＩＲＥＧ２に直接読み出しアクセスするときの例を示している。すなわち、情報処理システムＩＰＳが図２に示した割り込み制御回路ＩＣＮＴを有していないときの動作の例を示している。

情報レジスタＩＲＥＧ２が直接アクセスされるとき、バッファＢＵＦがアクセスされるときに比べて、読み出しサイクル時間は長くなる（図５（ｏ））。これにより、ＣＰＵによる割り込み処理ルーチンＩＳＲの実行開始タイミングは遅れる（図５（ｐ））。換言すれば、割り込み制御回路ＩＣＮＴの動作により、割り込み処理ルーチンＩＳＲにおいて、割り込み処理が開始されるまでの時間を短縮でき、情報処理システムＩＰＳの性能を向上できる。

図６は、図２に示したＣＰＵの割り込み処理の別の例を示している。図５と同じ動作については、詳細な説明は省略する。図６は、割り込み制御回路ＩＣＮＴによる情報レジスタＩＲＥＧ２の読み出しアクセスに時間が掛かる例を示している。例えば、割り込み要求ＩＲＥＱ２の発生時に、図２に示した低速バスインターフェースＬＳＢＵＳが低速スレーブＬＳＬＶ１等のアクセスで使用されているとき、低速スレーブＬＳＬＶ２のアクセスは待たされる。

割り込み制御回路ＩＣＮＴは、情報レジスタＩＲＥＧ２から読み出される情報のバッファＢＵＦへの書き込みが完了するまでウエイト要求ＷＡＩＴをアサートしている（図６（ａ））。このため、ウエイト要求ＷＡＩＴのアサート中、割り込み処理ルーチンＩＳＲによる情報レジスタＩＲＥＧ２への読み出しアクセスは待たされる（図６（ｂ））。これにより、割り込み処理ルーチンＩＳＲの実行時間は、図５に比べて長くなる。しかしながら、ウエイト要求ＷＡＩＴがアサートされる要因は所定の確率で発生するため、ＣＰＵによる低速スレーブＬＳＬＶ２のアクセスにおいても、ウエイトサイクルが発生する可能性がある。このため、割り込み処理ルーチンＩＳＲが開始される前に、情報レジスタＩＲＥＧ２の内容をアクセス速度の高いバッファＢＵＦに予めコピーしておくことで、割り込み処理ルーチンＩＳＲの処理時間を短縮できる。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、情報レジスタＩＲＥＧ２の情報がバッファＢＵＦに書き込まれるまでウエイト要求ＷＡＩＴをアサートすることで、ＣＰＵが空のバッファＢＵＦにアクセスすることを防止でき、情報処理システムＩＰＳの誤動作を防止できる。割り込み制御回路ＩＣＮＴにマスターインターフェースＭＳＴＩＦとスレーブインターフェースＳＬＶＩＦを形成することで、低速バスインターフェースへのバストランザクションの発行と、高速バスインターフェースからのバストランザクションの受け付けを容易に実施できる。

図７は、別の実施形態における情報処理システムＩＰＳの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。例えば、情報処理システムＩＰＳは、半導体集積回路として１つのチップで形成されている。この実施形態では、割り込み制御回路ＩＣＮＴおよびアドレスデコーダＡＤＥＣ０が図２と相違している。情報処理システムＩＰＳのその他の構成は、図２と同様である。ＣＰＵは、割り込み要求ＩＲＥＱ１、ＩＲＥＱ２を受ける割り込みコントローラを内蔵している。なお、割り込みコントローラは、ＣＰＵの外側に形成してもよい。

図８は、図７に示した割り込み制御回路ＩＣＮＴの例を示している。割り込み制御回路ＩＣＮＴは、マスター制御回路ＭＳＴＣＮＴおよびスレーブインターフェースＳＬＶＩＦが図３と相違している。割り込み制御回路ＩＣＮＴのその他の構成は、図３と同様である。

マスター制御回路ＭＳＴＣＮＴは、図３に示したアドレス記憶部ＡＤＭＥＭの代わりにアドレスレジスタＡＤＲＥＧを有している。アドレスレジスタＡＤＲＥＧは、低速スレーブＬＳＬＶ２の情報レジスタＩＲＥＧ２を示すアドレスＡＤを保持している。情報レジスタＩＲＥＧ２は、上述した実施形態と同様に、割り込み要求ＩＲＥＱ２が発生した要因を示す情報が格納されている。但し、情報レジスタＩＲＥＧ２を示すアドレスは１つではない。換言すれば、情報レジスタＩＲＥＧ２を示すアドレスは、設計される情報処理システムＩＰＳにより異なる。あるいは、動作モードに応じて複数の情報レジスタＩＲＥＧ２の１つに割り込み要因が格納される。

アドレスレジスタＡＤＲＥＧは、図７に示したスレーブポートＳ０、マスターポートＭ３およびスレーブインターフェースＳＬＶＩＦを介して、ＣＰＵにより読み書き可能である。例えば、アドレスレジスタＡＤＲＥＧは、システムブート中など、割り込み機能が有効になる前に設定される。アドレスレジスタＡＤＲＥＧを書き換え可能にすることで、割り込み要求ＩＲＥＱ２の発生要因を示す情報が格納されている情報レジスタＩＲＥＧ２のアドレスをシステム仕様に応じて自由に設定できる。あるいは、動作モードに応じて割り込み要求ＩＲＥＱ２の発生要因が異なり、参照すべき情報レジスタＩＲＥＧ２が異なるときに、ＣＰＵは、動作モード毎にアドレスレジスタＡＤＲＥＧのアドレスＡＤを書き換える。これにより、マスター制御回路ＭＳＴＣＮＴの回路規模を最小限にできる。なお、アドレスレジスタＡＤＲＥＧの数は２つ以上でもよい。

スレーブインターフェースＳＬＶＩＦは、図３に示したスレーブインターフェースＳＬＶＩＦに、アドレスレジスタＡＤＲＥＧにアクセスする機能と、アドレス比較器ＡＤＣＭＰとを追加している。アドレス比較器ＡＤＣＭＰは、図７に示したスレーブポートＳ０およびマスターポートＭ３を介してＣＰＵから供給される読み出しアクセス要求に含まれるアドレスＡＤと、アドレスレジスタＡＤＲＥＧに保持されたアドレスＡＤとを比較する。

スレーブインターフェースＳＬＶＩＦは、ＣＰＵからのアドレスＡＤとアドレスレジスタＡＤＲＥＧに保持されたアドレスＡＤとが一致するときに、バッファＢＵＦからデータＲＤを読み出し、ＣＰＵに出力する。スレーブインターフェースＳＬＶＩＦは、ＣＰＵからのアドレスＡＤとアドレスレジスタＡＤＲＥＧに保持されたアドレスＡＤとが異なるときに、ＣＰＵからの読み出しアクセス要求（アドレスＡＤおよび制御信号ＣＮＴＬ）を、マスターインターフェースＭＳＴＩＦを経由して低速スレーブＬＳＬＶ２に供給する。

具体的には、ＣＰＵからの読み出しアクセス要求は、マスターインターフェースＭＳＴＩＦ、スレーブポートＳ２、マスターポートＭ０、バスブリッジＢＢＲＧおよび低速バスインターフェースＬＳＢＵＳを介して低速スレーブＬＳＬＶ２に供給される。また、低速スレーブＬＳＬＶ２から読み出されるデータＲＤは、低速バスインターフェースＬＳＢＵＳ、バスブリッジＢＢＲＧ、マスターポートＭ０、スレーブポートＳ２、マスターインターフェースＭＳＴＩＦおよびマスター制御回路ＭＳＴＣＮＴを介してスレーブインターフェースＳＬＶＩＦに伝達される。さらに、読み出されたデータＲＤは、スレーブインターフェースＳＬＶＩＦからマスターポートＭ３およびスレーブポートＳ０を介してＣＰＵに伝達される。これにより、アドレスレジスタＡＤＲＥＧに保持されるアドレスＡＤが書き換えられるときにも、アドレスレジスタＡＤＲＥＧに保持されるアドレスＡＤに応じて、バッファＢＵＦからデータＲＤを確実に読み出すことができる。

図９は、図７に示したアドレスデコーダＡＤＥＣ０の例を示している。アドレスデコーダＡＤＥＣ０は、図４に示したアドレスデコーダＡＤＥＣ０からデコーダＤＥＣ２およびスイッチＡＳＷ２を削除している。アドレスデコーダＡＤＥＣ０のその他の構成は、図４と同様である。スイッチＡＳＷ３は、リマップ信号ＲＥＭＡＰのアサート中、スイッチＡＳＷ１からのアドレスの下位ビット群をマスターポートＭ３に供給し、リマップ信号ＲＥＭＡＰのネゲート中、スイッチＡＳＷ１からのアドレスの下位ビット群をマスターポートＭ０に供給する。これにより、割り込み要求ＩＲＥＱ２のアサート後に、ＣＰＵからのアドレスＡＤとアドレスレジスタＡＤＲＥＧに保持されたアドレスＡＤとが一致するときのみ、バッファＢＵＦに保持されている情報レジスタＩＲＥＧ２の値を高速に読み出すことができる。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。なお、この実施形態では、低速スレーブＬＳＬＶ２のアクセスにおいて、割り込み制御回路ＩＣＮＴを経由してアクセスされるときにアクセスレイテインシは大きくなる。しかしながら、情報レジスタＩＲＥＧ２の内容をバッファＢＵＦに予めコピーしておくことで、図５および図６と同様に、割り込み処理ルーチンＩＳＲの処理時間を短縮できる。

図１０は、別の実施形態における情報処理システムＩＰＳの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。例えば、情報処理システムＩＰＳは、半導体集積回路として１つのチップで形成されている。この実施形態では、情報処理システムＩＰＳは、３つの低速スレーブＬＳＬＶ１、ＬＳＬＶ２、ＬＳＬＶ３を有している。低速スレーブＬＳＬＶ１−３から出力される割り込み要求ＩＲＥＱ１−３は、ＣＰＵおよび割り込み制御回路ＩＣＮＴに供給される。ＣＰＵは、割り込み要求ＩＲＥＱ１−３を受ける割り込みコントローラを内蔵している。なお、割り込みコントローラは、ＣＰＵの外側に形成してもよい。情報処理システムＩＰＳのその他の構成は、アドレスデコーダＡＤＥＣ０がリマップ信号ＲＥＭＡＰ１−３を受けて動作することを除き、図２と同様である。

図１１は、図１０に示した割り込み制御回路ＩＣＮＴの例を示している。割り込み制御回路ＩＣＮＴは、マスター制御回路ＭＳＴＣＮＴが図３と相違している。割り込み制御回路ＩＣＮＴのその他の構成は、図３と同様である。

マスター制御回路ＭＳＴＣＮＴは、図３のマスター制御回路ＭＳＴＣＮＴに優先度判定回路ＡＲＢおよび優先度設定レジスタＰＲＩＲＥＧを追加している。また、マスター制御回路ＭＳＴＣＮＴは、割り込み要求ＩＲＥＱ１−３にそれぞれ対応してアドレス記憶部ＡＤＭＥＭ１−３を有している。

優先度判定回路ＡＲＢは、割り込み要求ＩＲＥＱ（ＩＲＥＱ１−３のいずれか）が発生したときに、発生した割り込み要求ＩＲＥＱをマスター制御回路ＭＳＴＣＮＴ内に伝達する。マスター制御回路ＭＳＴＣＮＴは、発生した割り込み要求ＩＲＥＱに対応するアドレス記憶部ＡＤＭＥＭ（ＡＤＭＥＭ１−３のいずれか）に記憶されているアドレスＡＤを用いて、対応する情報レジスタＩＲＥＧ（ＩＲＥＧ１−３のいずれか）に読み出しアクセスする。この際、読み出しアクセスは、マスターインターフェースＭＳＴＩＦ、スレーブポートＳ２、マスターポートＭ０、バスブリッジＢＢＲＧおよび低速バスインターフェースＬＳＢＵＳを介して行われる。低速スレーブＬＳＬＶ１−３のいずれかから読み出されたデータＲＤは、低速バスインターフェースＬＳＢＵＳ、バスブリッジＢＢＲＧ、マスターポートＭ０、スレーブポートＳ２およびマスターインターフェースＭＳＴＩＦを介してバッファＢＵＦに書き込まれる。バッファＢＵＦは、情報レジスタＩＲＥＧ１−３に対応する記憶領域を有している。

優先度判定回路ＡＲＢは、割り込み要求ＩＲＥＱ１−３の２つ以上が競合するときに、優先度設定レジスタＰＲＩＲＥＧに保持されている値に応じて、割り込み処理の優先順を判定する。例えば、優先度設定レジスタＰＲＩＲＥＧは、ＣＰＵ内の割り込み処理の優先順と同じ情報が記憶されている。この例では、ＣＰＵおよび優先度設定レジスタＰＲＩＲＥＧは、ＩＲＥＱ２＞ＩＲＥＱ１＞ＩＲＥＱ３の優先順が設定されている。優先度設定レジスタＰＲＩＲＥＧは、ＣＰＵによって書き換え可能である。

マスター制御回路ＭＳＴＣＮＴは、割り込み要求ＩＲＥＱ１−３の２つ以上が競合するときに、優先度判定回路ＡＲＢにより決定された優先順にしたがって、情報レジスタＩＲＥＧ１−３に順に読み出しアクセスし、読み出したデータＲＤをバッファＢＵＦに順に書き込む。

また、マスター制御回路ＭＳＴＣＮＴは、割り込み要求ＩＲＥＱ（ＩＲＥＱ１−３）がアサートされた後、対応する情報レジスタＩＲＥＧ１−３の読み出しアクセス要求が発行される毎に、リマップ信号ＲＥＭＡＰをアサートする。マスター制御回路ＭＳＴＣＮＴは、ＣＰＵが対応する情報をバッファＢＵＦから読み出したことに応答してリマップ信号ＲＥＭＡＰをネゲートする。すなわち、リマップ信号ＲＥＭＡＰのアサート期間は最小限に設定される。これにより、上述した実施形態と同様に、ＣＰＵは、情報レジスタＩＲＥＧ１−３に保持されている割り込み要因を、高速アクセス可能なバッファＢＵＦから読み出すことができる。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、割り込み制御回路ＩＣＮＴに優先度判定回路ＡＲＢを形成することで、複数の割り込み要求ＩＲＥＱ１−３が競合するときにも情報レジスタＩＲＥＧ１−３の値をバッファＢＵＦに確実に書き込みできる。

図１２は、別の実施形態における割り込み制御回路ＩＣＮＴの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。例えば、情報処理システムＩＰＳは、半導体集積回路として１つのチップで形成されている。割り込み制御回路ＩＣＮＴを除く情報処理システムＩＰＳの構成は、図１０と同様である。

割り込み制御回路ＩＣＮＴは、アドレス記憶部ＡＤＭＥＭ１−３の代わりに、割り込み要求ＩＲＥＱ１−３に対応するアドレスレジスタＡＤＲＥＧ１−３を有している。各アドレスレジスタＡＤＲＥＧ１−３の機能は、図８に示したアドレスレジスタＡＤＲＥＧと同様である。割り込み制御回路ＩＣＮＴのその他の構成は、図１１と同様である。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。

図１３は、別の実施形態における情報処理システムＩＰＳの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、ＣＰＵは、割込みコントローラの機能を搭載していない。図２に示したＣＰＵに搭載されている割り込みコントローラの機能は、割り込み制御回路ＩＣＮＴに組み込まれている。

特に限定されないが、割り込み制御回路ＩＣＮＴは、図１１または図１２のいずれかと同様である。そして、割り込み制御回路ＩＣＮＴの優先度判定回路ＡＲＢにより優先された割り込み要求ＩＲＥＱ１−３のいずれかが、割り込み要求ＩＲＥＱとしてＣＰＵに供給される。すなわち、この実施形態では、優先度判定回路ＡＲＢは、ＣＰＵに形成される割り込み要求ＩＲＥＱ１−３の優先度判定回路を兼ねている。このためＣＰＵは、優先度判定回路を持たない。

なお、情報処理システムＩＰＳが、ＣＰＵに接続される割り込みコントローラを有するとき、割り込みコントローラに図１１または図１２の割り込み制御回路ＩＣＮＴの機能を持たせてもよい。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。

以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。

ＡＤＣＭＰ‥アドレス比較器；ＡＤＥＣ０−ＡＤＥＣ２‥アドレスデコーダ；ＡＤＥＣＳ１−ＡＤＥＣＳ２‥アドレスデコード信号；ＡＤＭＥＭ‥アドレス記憶部；ＡＤＲＥＧ、ＡＤＲＥＧ１−ＡＤＲＥＧ３‥アドレスレジスタ；ＡＲＢ‥優先度判定回路；ＡＳＷ１−ＡＳＷ３‥スイッチ；ＢＢＲＧ‥バスブリッジ；ＢＵＦ‥バッファ；ＣＯＰＹ‥コピー中信号；ＤＥＣ１、ＤＥＣ２‥デコーダ；ＨＢＩＣ‥高速バスインターコネクト；ＨＳＢＵＳ‥高速バスインターフェース；ＨＳＬＶ１、ＨＳＬＶ２‥高速スレーブ；ＩＣＮＴ‥割り込み制御回路；ＩＰＳ‥情報処理システム；ＩＲＥＧ１、ＩＲＥＧ２‥情報レジスタ；ＩＲＥＱ、ＩＲＥＱ１−ＩＲＥＱ３‥割り込み要求；ＬＳＢＵＳ‥低速バスインターフェース；ＬＳＬＶ、ＬＳＬＶ１、ＬＳＬＶ２‥低速スレーブ；Ｍ０−Ｍ３‥マスターポート；ＭＳＴ‥マスター；ＭＳＴＩＦ‥マスターインターフェース；ＰＲＩＲＥＧ‥優先度設定レジスタ；ＲＥＭＡＰ‥リマップ信号；Ｓ０−Ｓ２‥スレーブポート；ＳＬＶＩＦ‥スレーブインターフェース；ＳＷ‥切替回路；ＷＡＩＴ‥ウエイト要求

Claims (7)

1. 高速バスインターフェースに接続され、プログラムを実行するプロセッサと、
   低速バスインターフェースを介してアクセスされ、割り込み要因を示す情報が格納される情報レジスタを含み、前記プロセッサに割り込み要求を発行する少なくとも１つの低速スレーブと、
   前記高速バスインターフェースに接続される割り込み処理専用のバッファを含み、前記プロセッサへの前記割り込み要求に応答して、リマップ信号をアサートするとともに、前記情報レジスタに格納されている情報を読み出し、読み出した情報を前記バッファに書き込む割り込み制御回路と、
   前記リマップ信号のネゲート中に、前記プロセッサから前記情報レジスタへの読み出しアクセス要求を前記低速スレーブに供給し、前記リマップ信号のアサート中に、前記バッファから情報を読み出すために前記読み出しアクセス要求を前記割り込み制御回路を介して前記バッファに供給する切替回路と
   を備えていることを特徴とする情報処理システム。
2. 前記割り込み制御回路は、前記情報レジスタを示すアドレスを書き換え可能に保持するアドレスレジスタを含み、前記割り込み要求に応答して、前記アドレスレジスタに保持されているアドレスを用いて前記情報レジスタから情報を読み出すこと
   を特徴とする請求項１記載の情報処理システム。
3. 複数の前記低速スレーブを備え、
   前記割り込み制御回路は、複数の前記低速スレーブからの前記割り込み要求が競合するときに優先順を判定する優先度判定回路を含み、判定された優先順にしたがって対応する割り込み要求を発行した低速スレーブの前記情報レジスタから情報を順に読み出し、読み出した情報を前記バッファに書き込むこと
   を特徴とする請求項１記載の情報処理システム。
4. 前記割り込み制御回路は、前記各低速スレーブの前記情報レジスタを示すアドレスを書き換え可能に保持するアドレスレジスタを備えていること
   を特徴とする請求項３記載の情報処理システム。
5. 前記割り込み制御回路は、前記読み出しアクセス要求に含まれるアドレスが前記アドレスレジスタに保持されているアドレスと一致しているか否かを判定するアドレス比較器を含み、アドレスが一致するときに前記バッファから情報を読み出し、アドレスが一致しないときに、前記読み出しアクセス要求を前記低速スレーブに供給し、前記低速スレーブからデータを読み出し、読み出したデータを前記プロセッサに出力すること
   を特徴とする請求項２または請求項４記載の情報処理システム。
6. 前記割り込み制御回路は、前記割り込み要求に応答して前記情報レジスタに格納されている情報を前記バッファに書き込む前に前記読み出しアクセス要求が発行されるとき、前記プロセッサにウエイト要求を発行すること
   を特徴とする請求項１ないし請求項５のいずれか１項記載の情報処理システム。
7. 前記割り込み制御回路は、
   前記低速バスインターフェースに接続され、前記低速スレーブの前記情報レジスタに格納されている情報を読み出すときに使用されるマスターインターフェースと、
   前記高速バスインターフェースに接続され、前記読み出しアクセス要求に応答して前記バッファにアクセスするときに使用されるスレーブインターフェースと
   を備えていることを特徴とする請求項１ないし請求項６のいずれか１項記載の情報処理システム。

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