JPH07105124A - 割込み制御装置 - Google Patents
割込み制御装置Info
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- JPH07105124A JPH07105124A JP25073693A JP25073693A JPH07105124A JP H07105124 A JPH07105124 A JP H07105124A JP 25073693 A JP25073693 A JP 25073693A JP 25073693 A JP25073693 A JP 25073693A JP H07105124 A JPH07105124 A JP H07105124A
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- interrupt
- interruption
- signal
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Abstract
(57)【要約】
【目的】すべての割込み要求源に割込みを実行する機会
を平等に与えることのできるとともに、割込み要求源の
数に左右されずに実現することができる割込み制御装置
を提供する事を目的とする。 【構成】割込み要求・受付・許可制御回路（１０）と割
込み要求源（１２−１、１２−２、１２−３）とを仲介
するように、かつ、割込み優先順位が移動するように円
還状に接続された割込み要求調停回路（１１−１、１１
−２、１１−３）により割込み要求源（１２−１、１２
−２、１２−３）の割込みを調停することにより、割込
みを実行した割込み要求源（１２−１）に対応する割込
み要求調停回路（１１−１）のすぐ隣の下位の割込み要
求調停回路（１１−２）は、次回の優先権を無条件に受
けることができる。
を平等に与えることのできるとともに、割込み要求源の
数に左右されずに実現することができる割込み制御装置
を提供する事を目的とする。 【構成】割込み要求・受付・許可制御回路（１０）と割
込み要求源（１２−１、１２−２、１２−３）とを仲介
するように、かつ、割込み優先順位が移動するように円
還状に接続された割込み要求調停回路（１１−１、１１
−２、１１−３）により割込み要求源（１２−１、１２
−２、１２−３）の割込みを調停することにより、割込
みを実行した割込み要求源（１２−１）に対応する割込
み要求調停回路（１１−１）のすぐ隣の下位の割込み要
求調停回路（１１−２）は、次回の優先権を無条件に受
けることができる。
Description
【０００１】
【産業上の利用分野】本発明は、複数の割込み要求源か
らの割込み要求を１つの割込み要求・受付・許可制御回
路により受付許可する割込み制御装置に関し、特に複数
の割込み要求源からの割込み要求が受付許可される機会
の平等化を実現するように改良された割込み制御装置に
関する。
らの割込み要求を１つの割込み要求・受付・許可制御回
路により受付許可する割込み制御装置に関し、特に複数
の割込み要求源からの割込み要求が受付許可される機会
の平等化を実現するように改良された割込み制御装置に
関する。
【０００２】
【従来の技術】従来、複数の割込み要求源からの割込み
要求を１つの割込み要求・受付・許可制御回路により受
付許可する割込み制御装置としては、 １）複数の割込み要求源に対応して複数の割込み要求調
停回路を設け、該複数の割込み要求調停回路を共通バス
を介して１つの割込み要求・受付・許可制御回路に接続
する構成をとるもの ２）複数の割込み要求源をそれぞれ異なる信号線を介し
て１つの割込み要求・受付・許可制御回路に接続する構
成をとるものが知られている。
要求を１つの割込み要求・受付・許可制御回路により受
付許可する割込み制御装置としては、 １）複数の割込み要求源に対応して複数の割込み要求調
停回路を設け、該複数の割込み要求調停回路を共通バス
を介して１つの割込み要求・受付・許可制御回路に接続
する構成をとるもの ２）複数の割込み要求源をそれぞれ異なる信号線を介し
て１つの割込み要求・受付・許可制御回路に接続する構
成をとるものが知られている。
【０００３】例えば、Ｎ個の割込み要求源を用いた構成
を考えると、１）のものは、図８に示すように、Ｎ個の
割込み要求源１２−１〜１２−ｎに対して割込み要求調
停回路１１−１〜１１−ｎをそれぞれ設けて構成され、
Ｎ個の割込み要求調停回路１１−１〜１１−ｎは、割込
み要求信号Ｒｅｑ´、割込み許可有効信号ＥＮ、割込み
許可信号ＡＣＫ´などの信号線からなる共通バス１３を
介して１つの割込み要求・受付・許可制御回路１０に接
続されている。
を考えると、１）のものは、図８に示すように、Ｎ個の
割込み要求源１２−１〜１２−ｎに対して割込み要求調
停回路１１−１〜１１−ｎをそれぞれ設けて構成され、
Ｎ個の割込み要求調停回路１１−１〜１１−ｎは、割込
み要求信号Ｒｅｑ´、割込み許可有効信号ＥＮ、割込み
許可信号ＡＣＫ´などの信号線からなる共通バス１３を
介して１つの割込み要求・受付・許可制御回路１０に接
続されている。
【０００４】ここで、割込み要求調停回路１１−１〜１
１−ｎには、固定的に優先順位が設定されており、同時
に２個以上の割込み要求源から割込み要求が発生した場
合はこの優先順位にしたがって、１つ割込み要求源から
の割込み要求のみが受け付けられるように構成されてい
る。
１−ｎには、固定的に優先順位が設定されており、同時
に２個以上の割込み要求源から割込み要求が発生した場
合はこの優先順位にしたがって、１つ割込み要求源から
の割込み要求のみが受け付けられるように構成されてい
る。
【０００５】すなわち、Ｎ個の割込み要求調停回路１１
−１〜１１−ｎは、上位の割込み要求調停回路からの割
込みの有効、無効を知らせる信号を受ける割込み有効入
力端子ＩＥＩおよび下位の割込み要求調停回路に割込み
の有効、無効を知らせる信号を送る割込み有効出力端子
ＩＥＯを有しており、最上位の割込み要求調停回路１１
−１の割込み有効入力端子ＩＥＩには常に割込みが有効
となるハイレベルの信号が加えられており、他の割込み
要求調停回路１１−２〜１１−ｎの割込み有効入力端子
ＩＥＩには、それぞれ上位の割込み要求調停回路に割込
みが発生していない場合のみ割込みが有効となるハイレ
ベルの信号が加えられるように構成されている。
−１〜１１−ｎは、上位の割込み要求調停回路からの割
込みの有効、無効を知らせる信号を受ける割込み有効入
力端子ＩＥＩおよび下位の割込み要求調停回路に割込み
の有効、無効を知らせる信号を送る割込み有効出力端子
ＩＥＯを有しており、最上位の割込み要求調停回路１１
−１の割込み有効入力端子ＩＥＩには常に割込みが有効
となるハイレベルの信号が加えられており、他の割込み
要求調停回路１１−２〜１１−ｎの割込み有効入力端子
ＩＥＩには、それぞれ上位の割込み要求調停回路に割込
みが発生していない場合のみ割込みが有効となるハイレ
ベルの信号が加えられるように構成されている。
【０００６】つまり、Ｎ個の割込み要求調停回路１１−
１〜１１−ｎは、自己の割込み有効入力端子ＩＥＩに加
えられている信号がハイレベルであり、かつ自己に対応
する割込み要求源から割込み要求が発生している場合に
限り、割込み要求源からの割込み要求信号Ｒｅｑを受付
け、これを割込み要求信号Ｒｅｑ´として共通バス１３
を介して割込み要求・受付・許可制御回路１０に加え、
割込み要求・受付・許可制御回路１０から割込み許可信
号ＡＣＫ´が発生されると、これを共通バス１３を介し
て受取り、割込み許可信号ＡＣＫとして割込み要求源に
加え、これにより所定の割込み処理を実行する。また、
割込み要求調停回路１１−１〜１１−ｎは、割込み要求
源１２−１〜１２−ｎからの割込み要求を受け付けると
下位の割込み要求調停回路の割込み要求の受付けを禁止
するために、割込み有効出力端子ＩＥＯの出力をローレ
ベルにする。
１〜１１−ｎは、自己の割込み有効入力端子ＩＥＩに加
えられている信号がハイレベルであり、かつ自己に対応
する割込み要求源から割込み要求が発生している場合に
限り、割込み要求源からの割込み要求信号Ｒｅｑを受付
け、これを割込み要求信号Ｒｅｑ´として共通バス１３
を介して割込み要求・受付・許可制御回路１０に加え、
割込み要求・受付・許可制御回路１０から割込み許可信
号ＡＣＫ´が発生されると、これを共通バス１３を介し
て受取り、割込み許可信号ＡＣＫとして割込み要求源に
加え、これにより所定の割込み処理を実行する。また、
割込み要求調停回路１１−１〜１１−ｎは、割込み要求
源１２−１〜１２−ｎからの割込み要求を受け付けると
下位の割込み要求調停回路の割込み要求の受付けを禁止
するために、割込み有効出力端子ＩＥＯの出力をローレ
ベルにする。
【０００７】なお、この構成の場合、割込み有効出力端
子ＩＥＯから出力される下位の割込み要求調停回路の割
込みの有効、無効を知らせる信号が最下位の割込み要求
調停回路に行き渡る時間が経過しないと割込み要求源を
１つに限定できないので、割込み要求・受付・許可制御
回路１０は、割込み要求を受付けてから一定の時間経過
後、割込み許可有効信号ＥＮを出力し、これを共通バス
１３を介して割込み要求調停回路１１−１〜１１−ｎに
加え、これにより１つの割込み要求源が正確に選択され
るように構成されている。
子ＩＥＯから出力される下位の割込み要求調停回路の割
込みの有効、無効を知らせる信号が最下位の割込み要求
調停回路に行き渡る時間が経過しないと割込み要求源を
１つに限定できないので、割込み要求・受付・許可制御
回路１０は、割込み要求を受付けてから一定の時間経過
後、割込み許可有効信号ＥＮを出力し、これを共通バス
１３を介して割込み要求調停回路１１−１〜１１−ｎに
加え、これにより１つの割込み要求源が正確に選択され
るように構成されている。
【０００８】すなわち、この１）のものは、複数の割込
み要求源から同時に割込み要求が発信された場合、それ
ぞれの割込み要求源につながっている割込み要求調停回
路の優先順位の上位のものが下位の割込み要求を禁止し
ていくことで最終的に一つを選択し、その割込み要求源
が割込み要求・受付・許可制御回路１０からの割込み許
可信号ＡＣＫを受信するように構成されている。
み要求源から同時に割込み要求が発信された場合、それ
ぞれの割込み要求源につながっている割込み要求調停回
路の優先順位の上位のものが下位の割込み要求を禁止し
ていくことで最終的に一つを選択し、その割込み要求源
が割込み要求・受付・許可制御回路１０からの割込み許
可信号ＡＣＫを受信するように構成されている。
【０００９】しかし、このような構成によると、割込み
要求調停回路１１−１〜１１−ｎの優先順位が固定的に
設定されているため、優先順位の低い割込み要求調停回
路に接続されている割込み要求源ほど割込み要求が受付
けられにくくなり、割込み要求・受付・許可制御回路１
０からの割込み許可信号ＡＣＫを受信できる機会に不公
平が発生するという問題がある。
要求調停回路１１−１〜１１−ｎの優先順位が固定的に
設定されているため、優先順位の低い割込み要求調停回
路に接続されている割込み要求源ほど割込み要求が受付
けられにくくなり、割込み要求・受付・許可制御回路１
０からの割込み許可信号ＡＣＫを受信できる機会に不公
平が発生するという問題がある。
【００１０】また、２）のものは、図９に示すように構
成される。すなわち、この構成は図９に示すように、Ｎ
個の割込み要求源１２−１〜１２−ｎがそれぞれ割込み
要求信号Ｒｅｑ１〜Ｒｅｑｎおよび割込み許可信号ＡＣ
Ｋ１〜ＡＣＫｎを送信する複数の制御信号線を介して１
つの割込み要求・受付・許可制御回路１０に接続され
る。この構成の場合、各割込み要求源１２−１〜１２−
ｎからの割込み要求信号Ｒｅｑ１〜Ｒｅｑｎに対して割
込み許可信号ＡＣＫ１〜ＡＣＫｎを送信するか否かを割
込み要求・受付・許可制御回路１０に内蔵されたプログ
ラムによって判断するもので、この構成によると、割込
み要求源１２−１〜１２−ｎの優先順位を自由に設定で
きるので、割込み要求・受付・許可制御回路１０からの
割込み許可信号ＡＣＫを受信できる機会を公平にするこ
とができる。
成される。すなわち、この構成は図９に示すように、Ｎ
個の割込み要求源１２−１〜１２−ｎがそれぞれ割込み
要求信号Ｒｅｑ１〜Ｒｅｑｎおよび割込み許可信号ＡＣ
Ｋ１〜ＡＣＫｎを送信する複数の制御信号線を介して１
つの割込み要求・受付・許可制御回路１０に接続され
る。この構成の場合、各割込み要求源１２−１〜１２−
ｎからの割込み要求信号Ｒｅｑ１〜Ｒｅｑｎに対して割
込み許可信号ＡＣＫ１〜ＡＣＫｎを送信するか否かを割
込み要求・受付・許可制御回路１０に内蔵されたプログ
ラムによって判断するもので、この構成によると、割込
み要求源１２−１〜１２−ｎの優先順位を自由に設定で
きるので、割込み要求・受付・許可制御回路１０からの
割込み許可信号ＡＣＫを受信できる機会を公平にするこ
とができる。
【００１１】しかし、この構成の場合、各割込み要求源
１２−１〜１２−ｎが個別に割込み要求信号Ｒｅｑ１〜
Ｒｅｑｎおよび割込み許可信号ＡＣＫ１〜ＡＣＫｎを送
信する制御信号線を有するので、割込み要求源の数に対
応した多数の制御信号線を設けなければならないという
問題がある。
１２−１〜１２−ｎが個別に割込み要求信号Ｒｅｑ１〜
Ｒｅｑｎおよび割込み許可信号ＡＣＫ１〜ＡＣＫｎを送
信する制御信号線を有するので、割込み要求源の数に対
応した多数の制御信号線を設けなければならないという
問題がある。
【００１２】
【発明が解決しようとする課題】上述の如く、従来の割
込み制御装置において、１）に示した複数の割込み要求
調停回路および共通バスを用いる構成の場合、複数の割
込み要求調停回路の優先順位が固定的に設定されている
ため、優先順位の低い割込み要求調停回路に接続されて
いる割込み要求源ほど割込み要求が受付けられにくくな
り、割込み要求・受付・許可制御回路からの割込み許可
信号ＡＣＫを受信できる機会に不公平が発生するという
問題があった。
込み制御装置において、１）に示した複数の割込み要求
調停回路および共通バスを用いる構成の場合、複数の割
込み要求調停回路の優先順位が固定的に設定されている
ため、優先順位の低い割込み要求調停回路に接続されて
いる割込み要求源ほど割込み要求が受付けられにくくな
り、割込み要求・受付・許可制御回路からの割込み許可
信号ＡＣＫを受信できる機会に不公平が発生するという
問題があった。
【００１３】また、２）に示した個別に割込み要求信号
および割込み許可信号を送信する制御信号線を設ける構
成の場合、割込み許可信号ＡＣＫを受信できる機会を公
平にすることはできるが、割込み要求源の数に対応した
多数の制御信号線を設けなければならないという問題が
あった。
および割込み許可信号を送信する制御信号線を設ける構
成の場合、割込み許可信号ＡＣＫを受信できる機会を公
平にすることはできるが、割込み要求源の数に対応した
多数の制御信号線を設けなければならないという問題が
あった。
【００１４】そこで、本発明は、複数の割込み要求源か
らの割込みを平等に受け付けることができるようにする
とともに、割込み要求源の数によらない少ない数の制御
信号線を用いて実現できる割込み制御装置を提供するこ
とを目的とする。
らの割込みを平等に受け付けることができるようにする
とともに、割込み要求源の数によらない少ない数の制御
信号線を用いて実現できる割込み制御装置を提供するこ
とを目的とする。
【００１５】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、１つの割込み要求・受付・許可制御手段
に対して共通の制御線を介して複数の割込み要求調停回
路を接続し、該複数の割込み要求調停回路にそれぞれ割
込み要求源を接続した割込み制御装置において、前記複
数の割込み要求調停回路をループ状に接続するとともに
前記複数の割込み要求調停回路に優先順位を持たせ、前
記割込み要求源からの割込みが前記割込み要求・受付・
許可制御手段で受け付けられる毎に前記優先順位を前記
ループに沿って順次移動させることを特徴とする。
め、本発明は、１つの割込み要求・受付・許可制御手段
に対して共通の制御線を介して複数の割込み要求調停回
路を接続し、該複数の割込み要求調停回路にそれぞれ割
込み要求源を接続した割込み制御装置において、前記複
数の割込み要求調停回路をループ状に接続するとともに
前記複数の割込み要求調停回路に優先順位を持たせ、前
記割込み要求源からの割込みが前記割込み要求・受付・
許可制御手段で受け付けられる毎に前記優先順位を前記
ループに沿って順次移動させることを特徴とする。
【００１６】
【作用】本発明によれば、複数の割込み要求調停回路
を、１つの割込み要求・受付・許可制御手段に対して共
通の制御線を介して接続して割込み制御装置を構成で
き、各割込み要求調停回路の優先順位を固定するのでは
なく、順次循環させるように構成することができる。す
なわち、複数の割込み要求調停回路をループ状に接続す
るとともに、各割込み要求調停回路の優先順位を割込み
要求源からの割込みが割込み要求・受付・許可制御手段
で受け付けられる毎にループに沿って順次移動させる。
を、１つの割込み要求・受付・許可制御手段に対して共
通の制御線を介して接続して割込み制御装置を構成で
き、各割込み要求調停回路の優先順位を固定するのでは
なく、順次循環させるように構成することができる。す
なわち、複数の割込み要求調停回路をループ状に接続す
るとともに、各割込み要求調停回路の優先順位を割込み
要求源からの割込みが割込み要求・受付・許可制御手段
で受け付けられる毎にループに沿って順次移動させる。
【００１７】これにより、各割込み要求源は割込み要求
・受付・許可制御回路からの割込み許可信号を受信でき
る機会を公平にすることができ、また、共通の制御線を
用いるため、割込み要求源の数に関係なく少ない数の制
御信号線を用いて割込み制御を実現することができる。
・受付・許可制御回路からの割込み許可信号を受信でき
る機会を公平にすることができ、また、共通の制御線を
用いるため、割込み要求源の数に関係なく少ない数の制
御信号線を用いて割込み制御を実現することができる。
【００１８】
【実施例】以下、添付図面を参照して本発明の割込み制
御装置の実施例を説明する。
御装置の実施例を説明する。
【００１９】図１は、本発明の割込み制御装置の一実施
例を示すブロック図である。なお、図１に示す構成は、
図８に示した共通バスを用いた従来装置をもとに構成さ
れるもので、図１では便宜上、図８で用いたのと同一の
符号を付している。
例を示すブロック図である。なお、図１に示す構成は、
図８に示した共通バスを用いた従来装置をもとに構成さ
れるもので、図１では便宜上、図８で用いたのと同一の
符号を付している。
【００２０】図１の割込み制御装置は、Ｎ個の割込み要
求源１２−１〜１２−ｎからの割込み制御を行うもの
で、Ｎ個の割込み要求源１２−１〜１２−ｎに対して割
込み要求調停回路１１−１〜１１−ｎをそれぞれ設け、
このＮ個の割込み要求調停回路１１−１〜１１−ｎを、
割込み要求信号Ｒｅｑ´、割込み許可有効信号ＥＮ、割
込み許可信号ＡＣＫ´の信号線からなる共通バス１３を
介して１つの割込み要求・受付・許可制御回路１０に接
続される。
求源１２−１〜１２−ｎからの割込み制御を行うもの
で、Ｎ個の割込み要求源１２−１〜１２−ｎに対して割
込み要求調停回路１１−１〜１１−ｎをそれぞれ設け、
このＮ個の割込み要求調停回路１１−１〜１１−ｎを、
割込み要求信号Ｒｅｑ´、割込み許可有効信号ＥＮ、割
込み許可信号ＡＣＫ´の信号線からなる共通バス１３を
介して１つの割込み要求・受付・許可制御回路１０に接
続される。
【００２１】ここで、割込み要求調停回路１１−１〜１
１−ｎは、それぞれオア回路１４−１〜１４−ｎを介し
てリング状に接続されており、割込み要求調停回路１１
−１〜１１−ｎの優先順位は、割込み要求・受付・許可
制御回路１０に割込みが受け付けられる毎にこのリング
に沿って順次下位に移動するように構成されている。
今、割込み要求源１２−１〜１２−ｎからの割込み要求
により、割込み要求調停回路１１−１〜１１−ｎのうち
で割込み要求を受付けたものが、割込要求・受付・許可
制御回路１０に割込要求信号Ｒｅｑ´を出力する。割込
要求信号Ｒｅｑ´が入力された割込み要求・受付・許可
制御回路１０は、割込み要求調停回路１１−１〜１１−
ｎのすべてに割込み許可信号ＡＣＫ´を出力する。この
結果、割込み要求を受付けた割込要求調停回路１１−１
〜１１−ｎの１つ（仮に１１−２として置く）が対応す
る割込要求源１２−２にＡＣＫを出力して、割込要求源
１２−２が割込みを実行するようになる。
１−ｎは、それぞれオア回路１４−１〜１４−ｎを介し
てリング状に接続されており、割込み要求調停回路１１
−１〜１１−ｎの優先順位は、割込み要求・受付・許可
制御回路１０に割込みが受け付けられる毎にこのリング
に沿って順次下位に移動するように構成されている。
今、割込み要求源１２−１〜１２−ｎからの割込み要求
により、割込み要求調停回路１１−１〜１１−ｎのうち
で割込み要求を受付けたものが、割込要求・受付・許可
制御回路１０に割込要求信号Ｒｅｑ´を出力する。割込
要求信号Ｒｅｑ´が入力された割込み要求・受付・許可
制御回路１０は、割込み要求調停回路１１−１〜１１−
ｎのすべてに割込み許可信号ＡＣＫ´を出力する。この
結果、割込み要求を受付けた割込要求調停回路１１−１
〜１１−ｎの１つ（仮に１１−２として置く）が対応す
る割込要求源１２−２にＡＣＫを出力して、割込要求源
１２−２が割込みを実行するようになる。
【００２２】今回、割込み要求を受付けた割込要求調停
回路１１−２は、ＩＥＯ端子より今回後段が割込を実行
しないようにするローレベル信号を出力すると共に、次
回の割込優先権を割込要求調停回路１１−３に与えるた
めに、ＦＬＧ端子より今回割込を実行した事を示すハイ
レベル信号を出力する。このＩＥＯ端子よりの信号とＦ
ＬＧ端子よりの信号との論理和（ＯＲ）信号が次段の割
込み要求調停回路１１−３のＩＥＩ端子に入力される。
ＩＥＩ端子がハイレベルになった割込み要求調停回路１
１−３は、次回、割込優先権を与えられることになる。
回路１１−２は、ＩＥＯ端子より今回後段が割込を実行
しないようにするローレベル信号を出力すると共に、次
回の割込優先権を割込要求調停回路１１−３に与えるた
めに、ＦＬＧ端子より今回割込を実行した事を示すハイ
レベル信号を出力する。このＩＥＯ端子よりの信号とＦ
ＬＧ端子よりの信号との論理和（ＯＲ）信号が次段の割
込み要求調停回路１１−３のＩＥＩ端子に入力される。
ＩＥＩ端子がハイレベルになった割込み要求調停回路１
１−３は、次回、割込優先権を与えられることになる。
【００２３】また更に、次回、割込優先権を与えられた
割込要求調停回路１１−３は、割込が掛かると、ＩＥＯ
端子よりローレベル信号を出力して割込要求調停回路１
１−４以下の下位の割込要求調停回路の割込要求を無効
にするように、ローレベル信号を割込要求調停回路１１
−４のＩＥＩ端子に入力する。ＩＥＩ端子がローレベル
になった割込要求調停回路１１−４は、それ自身もＩＥ
Ｏ端子よりローレベル信号を出力する。同様にして、Ｉ
ＥＩ端子がローレベルになった割込要求調停回路１１−
４より下位の割込要求調停回路は、ＩＥＯ端子よりロー
レベル信号を出力して、このローレベル信号が一巡する
ことにより、最終的に今回割込優先権を与えられた割込
要求調停回路１１−２のＩＥＩ端子までローレベルにな
って調停を終える。
割込要求調停回路１１−３は、割込が掛かると、ＩＥＯ
端子よりローレベル信号を出力して割込要求調停回路１
１−４以下の下位の割込要求調停回路の割込要求を無効
にするように、ローレベル信号を割込要求調停回路１１
−４のＩＥＩ端子に入力する。ＩＥＩ端子がローレベル
になった割込要求調停回路１１−４は、それ自身もＩＥ
Ｏ端子よりローレベル信号を出力する。同様にして、Ｉ
ＥＩ端子がローレベルになった割込要求調停回路１１−
４より下位の割込要求調停回路は、ＩＥＯ端子よりロー
レベル信号を出力して、このローレベル信号が一巡する
ことにより、最終的に今回割込優先権を与えられた割込
要求調停回路１１−２のＩＥＩ端子までローレベルにな
って調停を終える。
【００２４】このように、割込み要求を実施した割込み
要求調停回路のすぐ隣の下位の割込み要求調停回路は、
ＩＥＩ端子に次回の割込みを有効とするハイレベル信号
を無条件に受けることができ、複数の割込み要求調停回
路の割込み実施機会を平等にすることができる。
要求調停回路のすぐ隣の下位の割込み要求調停回路は、
ＩＥＩ端子に次回の割込みを有効とするハイレベル信号
を無条件に受けることができ、複数の割込み要求調停回
路の割込み実施機会を平等にすることができる。
【００２５】図２は、図１に示した割込み要求調停回路
１１−１の詳細構成を示したものであり、図３は、割込
み要求調停回路１１−１のタイムチャート示したもので
ある。また、図４は、図１に示した割込み要求調停回路
１１−２〜１１−ｎの詳細構成を示したもので、図５は
割込み有効入力端子ＩＥＩに加えられている信号がハイ
レベルのときの、そのタイムチャートである。
１１−１の詳細構成を示したものであり、図３は、割込
み要求調停回路１１−１のタイムチャート示したもので
ある。また、図４は、図１に示した割込み要求調停回路
１１−２〜１１−ｎの詳細構成を示したもので、図５は
割込み有効入力端子ＩＥＩに加えられている信号がハイ
レベルのときの、そのタイムチャートである。
【００２６】図２及び図３から分かるように、割込み要
求調停回路１１−１はリセット信号ＲＳＴによりＩＥＩ
端子の信号に無関係に割込優先権が与えられ、割込み要
求を受付けた場合には、割込み有効出力端子ＩＥＯから
ローレベル信号を出力すると共に、割込み要求・受付・
許可制御回路１０からの割込み許可有効信号ＥＮの終了
時にＦＬＧ端子の信号をハイレベルにして、次段の割込
み要求調停回路１１−２に割込優先権を与える。
求調停回路１１−１はリセット信号ＲＳＴによりＩＥＩ
端子の信号に無関係に割込優先権が与えられ、割込み要
求を受付けた場合には、割込み有効出力端子ＩＥＯから
ローレベル信号を出力すると共に、割込み要求・受付・
許可制御回路１０からの割込み許可有効信号ＥＮの終了
時にＦＬＧ端子の信号をハイレベルにして、次段の割込
み要求調停回路１１−２に割込優先権を与える。
【００２７】また、図４及び図５から分かるように、割
込み要求調停回路１１−２〜１１−ｎは、ＩＥＩ端子の
信号がハイレベルの場合に割込優先権が与えられ、割込
み要求を受付けた場合には、割込み有効出力端子ＩＥＯ
からローレベル信号を出力すると共に、割込み要求・受
付・許可制御回路１０からの割込み許可有効信号ＥＮの
終了時にＦＬＧ端子の信号をハイレベルにして、次段の
割込み要求調停回路に割込優先権を与える。
込み要求調停回路１１−２〜１１−ｎは、ＩＥＩ端子の
信号がハイレベルの場合に割込優先権が与えられ、割込
み要求を受付けた場合には、割込み有効出力端子ＩＥＯ
からローレベル信号を出力すると共に、割込み要求・受
付・許可制御回路１０からの割込み許可有効信号ＥＮの
終了時にＦＬＧ端子の信号をハイレベルにして、次段の
割込み要求調停回路に割込優先権を与える。
【００２８】図６は、ＡＴＭ交換機の概要を示すブロッ
ク図で、図７は、そのＬＴＣパッケージへの本発明の割
込み制御装置の実施例を示している。
ク図で、図７は、そのＬＴＣパッケージへの本発明の割
込み制御装置の実施例を示している。
【００２９】最近の傾向として、ＡＴＭ交換機に割込み
制御装置が搭載されることが主流になっている。図６の
ＡＴＭ交換機において、ＬＴＣパッケージは、複数の端
末を収容するインターフェースパッケージで、ＡＴＭス
イッチパッケージは、端末から送られてくるセルを転送
するスイッチパッケージである。ＬＴＣパッケージとＡ
ＴＭスイッチパッケージとは、１本のデータバスで接続
されている。ＬＴＣパッケージに収容される端末は、こ
のデータバスを介してＡＴＭスイッチパッケージへセル
を送信する。ＡＴＭスイッチパッケージは、セルの交換
を行い、対向する他のＬＴＣパッケージが収容する端末
との通信を実現する。ところで、ＡＴＭスイッチパッケ
ージとＬＴＣパッケージとを接続するデータバスは１本
しかない。これに対して、ＬＴＣパッケージに収容され
ている端末は複数あることからデータバスを使用する上
で競合制御が必要となる。したがって、図７に示すよう
に、ＡＴＭ交換機内に本発明を適用して、競合制御を実
現すると交換処理の効率を向上することができる。
制御装置が搭載されることが主流になっている。図６の
ＡＴＭ交換機において、ＬＴＣパッケージは、複数の端
末を収容するインターフェースパッケージで、ＡＴＭス
イッチパッケージは、端末から送られてくるセルを転送
するスイッチパッケージである。ＬＴＣパッケージとＡ
ＴＭスイッチパッケージとは、１本のデータバスで接続
されている。ＬＴＣパッケージに収容される端末は、こ
のデータバスを介してＡＴＭスイッチパッケージへセル
を送信する。ＡＴＭスイッチパッケージは、セルの交換
を行い、対向する他のＬＴＣパッケージが収容する端末
との通信を実現する。ところで、ＡＴＭスイッチパッケ
ージとＬＴＣパッケージとを接続するデータバスは１本
しかない。これに対して、ＬＴＣパッケージに収容され
ている端末は複数あることからデータバスを使用する上
で競合制御が必要となる。したがって、図７に示すよう
に、ＡＴＭ交換機内に本発明を適用して、競合制御を実
現すると交換処理の効率を向上することができる。
【００３０】本発明は、上記の様なデータバスアクセス
制御の他にも、マイクロプロセッサへの割込み制御やＤ
ＭＡコントローラのＤＭＡのアービトレーション等に適
用して効果を上げることができる。
制御の他にも、マイクロプロセッサへの割込み制御やＤ
ＭＡコントローラのＤＭＡのアービトレーション等に適
用して効果を上げることができる。
【００３１】
【発明の効果】以上説明したように、本発明によれば、
１つの割込み要求・受付・許可制御手段に対して共通の
制御線で接続された複数の割込み要求手段を具備する割
込み制御装置において、割込み要求手段のそれぞれに対
応して、割込み要求・受付・許可制御手段と割込み要求
手段との間を仲介するように、かつ、割込み優先順位が
移動するように円還状に接続された割込み要求調停手段
を設け、割込み要求手段の割込みを調停する。これによ
り、割込みを実行した割込み要求手段に対応する割込み
要求調停手段のすぐ隣の下位の割込み要求調停手段は、
次回の優先権を無条件に受けることができ、複数の割込
み要求手段の割込みを実行する機会を平等にすることが
できる。更にこの構成は、割込み要求手段の数に左右さ
れずに実現することができる。
１つの割込み要求・受付・許可制御手段に対して共通の
制御線で接続された複数の割込み要求手段を具備する割
込み制御装置において、割込み要求手段のそれぞれに対
応して、割込み要求・受付・許可制御手段と割込み要求
手段との間を仲介するように、かつ、割込み優先順位が
移動するように円還状に接続された割込み要求調停手段
を設け、割込み要求手段の割込みを調停する。これによ
り、割込みを実行した割込み要求手段に対応する割込み
要求調停手段のすぐ隣の下位の割込み要求調停手段は、
次回の優先権を無条件に受けることができ、複数の割込
み要求手段の割込みを実行する機会を平等にすることが
できる。更にこの構成は、割込み要求手段の数に左右さ
れずに実現することができる。
【図１】本発明の割込み制御装置の一実施例を示すブロ
ック図。
ック図。
【図２】図１に示した割込み要求調停回路において、リ
セット時に優先度が最上位になる回路の内部構成を示す
図。
セット時に優先度が最上位になる回路の内部構成を示す
図。
【図３】図２に示した割込み要求調停回路のタイムチャ
ート。
ート。
【図４】図１に示した割込み要求調停回路において、リ
セット時に優先度が最上位にならない回路の内部構成を
示す論理回路図。
セット時に優先度が最上位にならない回路の内部構成を
示す論理回路図。
【図５】図４に示した割込み要求調停回路の割り込み有
効時のタイムチャート。
効時のタイムチャート。
【図６】ＡＴＭ交換機の概要の一部分を示すブロック
図。
図。
【図７】図５に示したＡＴＭ交換機に本発明の割込み制
御装置を搭載した場合の一実施例を示すブロック図。
御装置を搭載した場合の一実施例を示すブロック図。
【図８】従来の割込み制御装置の一例を示す図。
【図９】従来の割込み制御装置の他の例を示す図。
１０ 割込み要求・受付・許可制御回路 １１−１，１１−２、１１−３ 割込み要求調停回路 １２−１，１２−２，１２−３ 割込み要求源
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｌ 12/02 12/28 (72)発明者 工藤 憲昌 東京都日野市旭が丘３丁目１番地の１ 株 式会社東芝日野工場内 (72)発明者 荻野 俊六 東京都日野市旭が丘３丁目１番地の１ 東 芝通信システムエンジニアリング株式会社 内
Claims (1)
- 【請求項１】 １つの割込み要求・受付・許可制御手段
に対して共通の制御線を介して複数の割込み要求調停回
路を接続し、該複数の割込み要求調停回路にそれぞれ割
込み要求源を接続した割込み制御装置において、 前記複数の割込み要求調停回路をループ状に接続すると
ともに前記複数の割込み要求調停回路に優先順位を持た
せ、前記割込み要求源からの割込みが前記割込み要求・
受付・許可制御手段で受け付けられる毎に前記優先順位
を前記ループに沿って順次移動させることを特徴とする
割込み制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25073693A JPH07105124A (ja) | 1993-10-06 | 1993-10-06 | 割込み制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25073693A JPH07105124A (ja) | 1993-10-06 | 1993-10-06 | 割込み制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07105124A true JPH07105124A (ja) | 1995-04-21 |
Family
ID=17212280
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25073693A Pending JPH07105124A (ja) | 1993-10-06 | 1993-10-06 | 割込み制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07105124A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7822899B2 (en) | 2007-03-08 | 2010-10-26 | Renesas Electronics Corporation | Data processor and control system |
| JP2015524964A (ja) * | 2012-06-27 | 2015-08-27 | ノルディック セミコンダクタ アーエスアーＮｏｒｄｉｃ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＡＳＡ | 集積回路型無線 |
-
1993
- 1993-10-06 JP JP25073693A patent/JPH07105124A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7822899B2 (en) | 2007-03-08 | 2010-10-26 | Renesas Electronics Corporation | Data processor and control system |
| US8074005B2 (en) | 2007-03-08 | 2011-12-06 | Renesas Electronics Corporation | Data processor and control system |
| US8219731B2 (en) | 2007-03-08 | 2012-07-10 | Renesas Electronics Corporation | Data processor and control system |
| US8489788B2 (en) | 2007-03-08 | 2013-07-16 | Renesas Electronics Corporation | Data processor and control system |
| US8756357B2 (en) | 2007-03-08 | 2014-06-17 | Renesas Electronics Corporation | Data processor and control system |
| US9052912B2 (en) | 2007-03-08 | 2015-06-09 | Renesas Electronics Corporation | Data processor and control system |
| US9367494B2 (en) | 2007-03-08 | 2016-06-14 | Renesas Electronics Corporation | Data processor and control system |
| US10007623B2 (en) | 2007-03-08 | 2018-06-26 | Renesas Electronics Corporation | Data processor and control system |
| US10324875B2 (en) | 2007-03-08 | 2019-06-18 | Renesas Electronics Corporation | Data processor and control system |
| JP2015524964A (ja) * | 2012-06-27 | 2015-08-27 | ノルディック セミコンダクタ アーエスアーＮｏｒｄｉｃ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＡＳＡ | 集積回路型無線 |
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