JPS60198662A - バス使用権決定方式 - Google Patents
バス使用権決定方式Info
- Publication number
- JPS60198662A JPS60198662A JP5239484A JP5239484A JPS60198662A JP S60198662 A JPS60198662 A JP S60198662A JP 5239484 A JP5239484 A JP 5239484A JP 5239484 A JP5239484 A JP 5239484A JP S60198662 A JPS60198662 A JP S60198662A
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- JP
- Japan
- Prior art keywords
- bus
- module
- usage
- arbiter
- request
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は複数のモジュールを有し、該モジュール間で共
通バスを介してデータ転送を行うシステムにおける共通
バスの専有制御方式に関するものである。
通バスを介してデータ転送を行うシステムにおける共通
バスの専有制御方式に関するものである。
（従来技術）
従来から複数のモジュールを有し、該モジュール間で共
通バスを介してデータ転送を行うシステムの共通バスの
専有制御方式として第１図に示すようなディジーチェー
ン方式がある。第１図において１は図示せぬ共通バスの
専有制御を行うアービタ、２−１．２−２．２−３・・
・２−ｎは各々モジュール＝＃１１ 、 ＋ ２ 、
＋ ３、−、、÷ｎ、３はバス使用要求線（以下ｒｅｑ
線と略記）であシ各モジュール２−１ ＃ ２−２ ｅ
２−３ ｔ・・・２−ｎをディジーチェーン接続して
いる。この様な従来の方法によるとバス使用権決定の優
先順位は各モジュール２−１．２−２．２−３．・・・
、２−ｎの実装位置（接続順序）によって決定してしま
う。従って複数のモジ瓢−ルが同時にバス使用要求を出
した場合、常に上流（接続位置がアービタ１に近い）の
モジュールにバス使用権が与えられてしまう。このため
緊急の処理を要するモジュールがあっても該モジュール
よシ上流にパス使用要求を出しでいるモジュールが有る
と上流のモジュールにバス使用権が与えられてしまう。
通バスを介してデータ転送を行うシステムの共通バスの
専有制御方式として第１図に示すようなディジーチェー
ン方式がある。第１図において１は図示せぬ共通バスの
専有制御を行うアービタ、２−１．２−２．２−３・・
・２−ｎは各々モジュール＝＃１１ 、 ＋ ２ 、
＋ ３、−、、÷ｎ、３はバス使用要求線（以下ｒｅｑ
線と略記）であシ各モジュール２−１ ＃ ２−２ ｅ
２−３ ｔ・・・２−ｎをディジーチェーン接続して
いる。この様な従来の方法によるとバス使用権決定の優
先順位は各モジュール２−１．２−２．２−３．・・・
、２−ｎの実装位置（接続順序）によって決定してしま
う。従って複数のモジ瓢−ルが同時にバス使用要求を出
した場合、常に上流（接続位置がアービタ１に近い）の
モジュールにバス使用権が与えられてしまう。このため
緊急の処理を要するモジュールがあっても該モジュール
よシ上流にパス使用要求を出しでいるモジュールが有る
と上流のモジュールにバス使用権が与えられてしまう。
（発明の目的）
本発明は以上の点に鑑みてなされたものであシ目的とす
るところは柔軟性の有るバス使用権決定方式を提供する
ことである。
るところは柔軟性の有るバス使用権決定方式を提供する
ことである。
（発明の構成）
本発明は上記目的を達成するため各モジーール内に複数
レベルのパス使用要求を行う手段を設け、一方アービタ
は複数レベルのパス使用要求の内で最も優先度の高いパ
ス使用要求を認識して該優先レベルのパス使用要求に対
してバス使用許可を与え、さらに該優先レベルでパス使
用要求を行っているモジュールの内で最も上流のモジュ
ールにバス使用権を与えるものであシ以下詳細に説明す
る。
レベルのパス使用要求を行う手段を設け、一方アービタ
は複数レベルのパス使用要求の内で最も優先度の高いパ
ス使用要求を認識して該優先レベルのパス使用要求に対
してバス使用許可を与え、さらに該優先レベルでパス使
用要求を行っているモジュールの内で最も上流のモジュ
ールにバス使用権を与えるものであシ以下詳細に説明す
る。
（実施例）
第２図は本発明に係る多重化処理システムの構成図を示
し、１０はアービタ、２０−１．２０−２ 、２０−３
、 ＝ ２０− ｎは各々モジュール≠１゜Φ２．≠
３．・・・Φｎ、３０は前記ｒｅｑ線の集合。
し、１０はアービタ、２０−１．２０−２ 、２０−３
、 ＝ ２０− ｎは各々モジュール≠１゜Φ２．≠
３．・・・Φｎ、３０は前記ｒｅｑ線の集合。
４０は共通バスの使用を許可する信号線（以下ｇｒａｎ
ｔ信号線と略記）である。第３図は第２図のモジュール
２０−１．２０−２．２０−３・・・２０−ｎの内部構
成を示す構成図であシ、第４図は第２図のアービタ１０
の内部構成を示す構成図である。
ｔ信号線と略記）である。第３図は第２図のモジュール
２０−１．２０−２．２０−３・・・２０−ｎの内部構
成を示す構成図であシ、第４図は第２図のアービタ１０
の内部構成を示す構成図である。
第３図において、２００，２１０，２２０はインバータ
ゲート、２０１，２１１，２２１は２人力オアグート、
２０２，２１２，２２２は３人力オアブートである。第
４図において１００は制御部、１０１はインバータ、１
０２，１０４は２人カナンドグート、１０３は２人カア
ンドグートである。
ゲート、２０１，２１１，２２１は２人力オアグート、
２０２，２１２，２２２は３人力オアブートである。第
４図において１００は制御部、１０１はインバータ、１
０２，１０４は２人カナンドグート、１０３は２人カア
ンドグートである。
第２図の如く構成された多重化処理システムにおいてア
ービタ１０は制御部１００の制御の元で優先順位を持っ
たｒｅｑ線ｒｅｑ ０１ ＋ ｒｌｌｑ １１ ＋ｒｅ
ｑ ２ Ｉを最上流のモジュール２ｏ−５（モジュール
≠１）”に対して送出する。ただしここでは優先順位の
高い方からｒｅｑ、０１ ＋ ｒｅｑ Ｉ Ｈ＋ ｒｅ
ｑ２１（大文字の０．１．２は優先順位、レベル０，１
゜２添字の１はモジュール番号を示す）とする。各モジ
ュール２０−１．２０−２．２０−３．・・・２０−ｎ
は処理の緊急度に応じて内部のＢＲＥＱ線ＢＲＥＱ Ｏ
・・・ＢＲＥＱ ２を選択して該信号線を論理°′０”
とすることによシパス使用権を要求する。今、アービタ
１０から送出されるｒｅｑ線ｒｅＱ ０１＋ ｒｅｑ１
□ ＋ ｒｅｑ ２１が論理”ｏ”、モジュール２０−
１が最も高い優先順位のバス使用権を要求（ＢＲＥＱＯ
が論理” ０ ’ ） しているとするとインバータダ
ート２００の出力が論理パ１”となシ２人カオアダート
２０１の出力を強制的に論理″１＃としてｒｅｑ １０
１信号として次段モジュール２０−２に転送される。モ
ジュール２０−２は該ｒｅｑ’ｏ１ 信号をｒｅｑ０２
として入力する。このときｒｅｑ０２が論理″′１″
であるのでモジュール２０−２から出力されるｒｅｑ′
ｏ ２が強制的に論理“１＃となり以下ｒｅｑ’Ｏｓ
ｐ・・・ｒｅｑ’ｏｎも順次論理゛１＃となる。
ービタ１０は制御部１００の制御の元で優先順位を持っ
たｒｅｑ線ｒｅｑ ０１ ＋ ｒｌｌｑ １１ ＋ｒｅ
ｑ ２ Ｉを最上流のモジュール２ｏ−５（モジュール
≠１）”に対して送出する。ただしここでは優先順位の
高い方からｒｅｑ、０１ ＋ ｒｅｑ Ｉ Ｈ＋ ｒｅ
ｑ２１（大文字の０．１．２は優先順位、レベル０，１
゜２添字の１はモジュール番号を示す）とする。各モジ
ュール２０−１．２０−２．２０−３．・・・２０−ｎ
は処理の緊急度に応じて内部のＢＲＥＱ線ＢＲＥＱ Ｏ
・・・ＢＲＥＱ ２を選択して該信号線を論理°′０”
とすることによシパス使用権を要求する。今、アービタ
１０から送出されるｒｅｑ線ｒｅＱ ０１＋ ｒｅｑ１
□ ＋ ｒｅｑ ２１が論理”ｏ”、モジュール２０−
１が最も高い優先順位のバス使用権を要求（ＢＲＥＱＯ
が論理” ０ ’ ） しているとするとインバータダ
ート２００の出力が論理パ１”となシ２人カオアダート
２０１の出力を強制的に論理″１＃としてｒｅｑ １０
１信号として次段モジュール２０−２に転送される。モ
ジュール２０−２は該ｒｅｑ’ｏ１ 信号をｒｅｑ０２
として入力する。このときｒｅｑ０２が論理″′１″
であるのでモジュール２０−２から出力されるｒｅｑ′
ｏ ２が強制的に論理“１＃となり以下ｒｅｑ’Ｏｓ
ｐ・・・ｒｅｑ’ｏｎも順次論理゛１＃となる。
最終段モジュール÷ｎからのｒｅｑ’ｏｎはアービタ１
０に与えられアービタ１０内のインバータ１０ノで反転
させられて論理″０”のｇｒａｎｔ Ｏ信号として各モ
ジュールに与えられる。バス使用権を要求しているモジ
ュール２０−１ではこの信号を受けると３人カオア回路
２０２の出力が論理＠０”となシパス使用権が確保され
たことを知る。
０に与えられアービタ１０内のインバータ１０ノで反転
させられて論理″０”のｇｒａｎｔ Ｏ信号として各モ
ジュールに与えられる。バス使用権を要求しているモジ
ュール２０−１ではこの信号を受けると３人カオア回路
２０２の出力が論理＠０”となシパス使用権が確保され
たことを知る。
ただしモジュール２０−１よシ下流のモジュールでは３
人力オアダート２０２のｒｅｑ線に接続される一方の入
力端子が論理″１″′であるので３人力オアブート２０
２の出力が強制的に論理″′１”とされて同一優先順位
（ここではレベルＯ）のバス使用権の設定ができない。
人力オアダート２０２のｒｅｑ線に接続される一方の入
力端子が論理″１″′であるので３人力オアブート２０
２の出力が強制的に論理″′１”とされて同一優先順位
（ここではレベルＯ）のバス使用権の設定ができない。
又、アービタ１０内ではインバータ１０１の出力が論理
６０”となることで２人カナンドグート１０２の出力が
強制的に論理″１”、２人カナンドグート１０４の出力
が強制的に論理″１＃と々ｂ 他ノ優先順位（レベル１
，２）でのパス使用権の設定を強制的に無効とする。従
って他のモジーニルがレベル１、又は２の優先順位でバ
ス使用権を要求していてもこの要求は無効とされる。
６０”となることで２人カナンドグート１０２の出力が
強制的に論理″１”、２人カナンドグート１０４の出力
が強制的に論理″１＃と々ｂ 他ノ優先順位（レベル１
，２）でのパス使用権の設定を強制的に無効とする。従
って他のモジーニルがレベル１、又は２の優先順位でバ
ス使用権を要求していてもこの要求は無効とされる。
以上の説明ではモジュール２０−１が最も高い優先順位
のバス使用権を要求していたが（ＢＲＥＱ Ｏが論理″
０”）このモジュール２０−１が次に高い優先順位のバ
ス使用権を要求した（ ＢＲＥＱ １が論理”０＃）場
合には、他のモジュールが最も高い優先順位のバス使用
権を要求していない（他のモジュールでのＢＲＥＱ Ｏ
が論理″ｌＯ″でなく 、ｇｒａｎｔｌが強制的に論理
″′１”とされるととがない）と言う条件の元でモジ≦
−ル２０−１がバス使用権を獲得する。このことは第３
図からもわかるようにＢＲＥＱ Ｏに接続される回路と
ＢＲＥＱ １に接続される回路とが同様の構成である以
上、上記説明から容易に理解できるだろう。モジュール
２０−１がさらに迭の優先順位のバス使用権を要求した
（ ＢＲＥＱ ２が論理゛０＃）場合には、他のモジニ
ルルが自分よシ高い優先順位のバス使用権を要求してい
ない（他のモジュールでのＢＲＥＱ Ｏ又はＢＲＥＱｌ
が論理“０＃でな（、ｇｒａｎｔ ２が強制的に論理″
′１”とされることがない）と言う条件の元でモジ：＝
−ニル２０−１がバス使用権を獲得する。このことは上
記説明から容易に理解できるだろう。
のバス使用権を要求していたが（ＢＲＥＱ Ｏが論理″
０”）このモジュール２０−１が次に高い優先順位のバ
ス使用権を要求した（ ＢＲＥＱ １が論理”０＃）場
合には、他のモジュールが最も高い優先順位のバス使用
権を要求していない（他のモジュールでのＢＲＥＱ Ｏ
が論理″ｌＯ″でなく 、ｇｒａｎｔｌが強制的に論理
″′１”とされるととがない）と言う条件の元でモジ≦
−ル２０−１がバス使用権を獲得する。このことは第３
図からもわかるようにＢＲＥＱ Ｏに接続される回路と
ＢＲＥＱ １に接続される回路とが同様の構成である以
上、上記説明から容易に理解できるだろう。モジュール
２０−１がさらに迭の優先順位のバス使用権を要求した
（ ＢＲＥＱ ２が論理゛０＃）場合には、他のモジニ
ルルが自分よシ高い優先順位のバス使用権を要求してい
ない（他のモジュールでのＢＲＥＱ Ｏ又はＢＲＥＱｌ
が論理“０＃でな（、ｇｒａｎｔ ２が強制的に論理″
′１”とされることがない）と言う条件の元でモジ：＝
−ニル２０−１がバス使用権を獲得する。このことは上
記説明から容易に理解できるだろう。
他のモジュールについても自分よシ上流のモジュールが
バス使用権を要求していないかあるいは上流のモジュー
ルがバス使用権を要求していても自分の方が高い優先順
位のバス使用権を要求ＣＢＲＥＱ Ｏ） ＢＲＥＱ １
） ＢＲＥＱ ２ ） しているとき自分がバス使用
権を獲得できる。
バス使用権を要求していないかあるいは上流のモジュー
ルがバス使用権を要求していても自分の方が高い優先順
位のバス使用権を要求ＣＢＲＥＱ Ｏ） ＢＲＥＱ １
） ＢＲＥＱ ２ ） しているとき自分がバス使用
権を獲得できる。
以上の説明においては優先順位が３レベルであったが本
発明はこれに限定されるものではない。
発明はこれに限定されるものではない。
（発明の効果）
以上詳細に説明したように本発明によれば各モジーール
内に複数レベルのパス使用要求を行う手段を設ける仁と
によシ緊急の処理を必要とするモジニールが高レベルの
パス使用要求を行って処理を優先させることができ柔軟
性の有るシステムが構築できる利点がある。
内に複数レベルのパス使用要求を行う手段を設ける仁と
によシ緊急の処理を必要とするモジニールが高レベルの
パス使用要求を行って処理を優先させることができ柔軟
性の有るシステムが構築できる利点がある。
第１図は従来のシステム構成図、第２図は本発明のシス
テム構成図、第３図は第２図のモジュールの詳細説明図
、第４−は第２図のアービタの詳細説明図である。 ・
″ １０・・・アービタ、２０−１．２０−２．２０−３．
２０−ｎ・・・モジュール。 特許出願人 沖電気工業株式会社 第１図 第２図 １０ 第３図 ごロー （ ｌ′
テム構成図、第３図は第２図のモジュールの詳細説明図
、第４−は第２図のアービタの詳細説明図である。 ・
″ １０・・・アービタ、２０−１．２０−２．２０−３．
２０−ｎ・・・モジュール。 特許出願人 沖電気工業株式会社 第１図 第２図 １０ 第３図 ごロー （ ｌ′
Claims (1)
- 共通バスを有し、バス専有制御を行うアービタおよび複
数モジュールをバス使用要求線でディ・ノーチェーン接
続し、パス使用要求を行うモジュールがあればバス使用
要求線上にパス使用要求がある旨を乗せ、バス使用要求
を行っているモジュールのなかで最上流のモジュールだ
けがバス使用権を獲得してデータ転送を行うバス使用権
決定方式において、上記モジュールは優先レベルを有す
る複数のバス使用要求送出手段と、このバス使用要求送
出手段と１対１に対応してアービタからのバス使用許可
を受信するバス使用許可受信手段と、自分がパス使用要
求を行っておシバス使用許可を受信すると自分がバス使
用権を獲得したことを知ってデータ転送を行う手段とを
有し、一方上記アービタは最も高い優先レベルのパス使
用要求に対してこの優先レベルに対応するバス使用許可
を送出する手段を有し、複数モジュールのなかで最も高
い優先レベルでパス使用要求を行っており、さらに最も
上流でパス使用要求を行っているモジーールがバス使用
権を獲得してデータ転送を行うことを特徴とするバス使
用権決定方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5239484A JPS60198662A (ja) | 1984-03-21 | 1984-03-21 | バス使用権決定方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5239484A JPS60198662A (ja) | 1984-03-21 | 1984-03-21 | バス使用権決定方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60198662A true JPS60198662A (ja) | 1985-10-08 |
Family
ID=12913581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5239484A Pending JPS60198662A (ja) | 1984-03-21 | 1984-03-21 | バス使用権決定方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60198662A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01290056A (ja) * | 1988-05-18 | 1989-11-21 | Hitachi Ltd | プロセッサを有するシステム |
| JPH02144752A (ja) * | 1988-11-28 | 1990-06-04 | Victor Co Of Japan Ltd | インターフェース方式 |
| JPH08161257A (ja) * | 1994-12-07 | 1996-06-21 | Nec Corp | 共通バス使用権制御システム |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54154234A (en) * | 1978-05-26 | 1979-12-05 | Nissin Electric Co Ltd | Decentralized bus competition control system |
| JPS5534780A (en) * | 1978-09-04 | 1980-03-11 | Nec Corp | Priority decision device |
| JPS60191354A (ja) * | 1984-03-13 | 1985-09-28 | Nec Corp | デ−タ処理装置 |
-
1984
- 1984-03-21 JP JP5239484A patent/JPS60198662A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54154234A (en) * | 1978-05-26 | 1979-12-05 | Nissin Electric Co Ltd | Decentralized bus competition control system |
| JPS5534780A (en) * | 1978-09-04 | 1980-03-11 | Nec Corp | Priority decision device |
| JPS60191354A (ja) * | 1984-03-13 | 1985-09-28 | Nec Corp | デ−タ処理装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01290056A (ja) * | 1988-05-18 | 1989-11-21 | Hitachi Ltd | プロセッサを有するシステム |
| JPH02144752A (ja) * | 1988-11-28 | 1990-06-04 | Victor Co Of Japan Ltd | インターフェース方式 |
| JPH08161257A (ja) * | 1994-12-07 | 1996-06-21 | Nec Corp | 共通バス使用権制御システム |
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