JPS63192150A - デ−タ転送緩衝装置 - Google Patents
デ−タ転送緩衝装置Info
- Publication number
- JPS63192150A JPS63192150A JP2431487A JP2431487A JPS63192150A JP S63192150 A JPS63192150 A JP S63192150A JP 2431487 A JP2431487 A JP 2431487A JP 2431487 A JP2431487 A JP 2431487A JP S63192150 A JPS63192150 A JP S63192150A
- Authority
- JP
- Japan
- Prior art keywords
- data
- transfer
- buffer
- register
- buffer memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000006243 chemical reaction Methods 0.000 claims description 4
- 239000000470 constituent Substances 0.000 claims description 4
- 230000004044 response Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
Landscapes
- Bus Control (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は、外部装置間のデータ転送を制御するデータ転
送緩衝装置に関する。
送緩衝装置に関する。
[従来の技術]
一般に、入出カプロセッサ(以下、IOPと略記する。
)と入出力機器(以下、Iloと略記する。)との間の
データ転送制御においては、両者のデータバスと、デー
タ転送緩衝装置内のバッファレジスタ及びバッファメモ
リを介して転送速度及びデータ幅の変換が行われる。
データ転送制御においては、両者のデータバスと、デー
タ転送緩衝装置内のバッファレジスタ及びバッファメモ
リを介して転送速度及びデータ幅の変換が行われる。
そして、このデータ転送緩衝装置内のバッファレジスタ
及びバッファメモリのデータ幅は、10P又はIloの
いずれかのデータ幅と一致するように構成されている。
及びバッファメモリのデータ幅は、10P又はIloの
いずれかのデータ幅と一致するように構成されている。
第2図は従来のデータ転送緩衝装置の構成を示すブロッ
ク図である。図中、1はIOP、2はデータ転送緩衝装
置、3はIloを示す。データ転送緩衝装置2は、バッ
ファレジスタ20゜21、バッファメモリ22及び制御
回路23により構成されている。
ク図である。図中、1はIOP、2はデータ転送緩衝装
置、3はIloを示す。データ転送緩衝装置2は、バッ
ファレジスタ20゜21、バッファメモリ22及び制御
回路23により構成されている。
このデータ転送緩衝装置2内のレジスタ20には、l0
PIからの転送要求によりl0PIからのデータがデー
タバス4を介して取込まれる。
PIからの転送要求によりl0PIからのデータがデー
タバス4を介して取込まれる。
データが取込まれると、直ちにバッファメモリ22に対
する使用要求RQaが制御回路23に伝わる。これを受
付けた制御回路23は、バッファメモリ22の準備がで
きていれば、バッファメモリ22の使用許可Aにaを出
す。この許可により、バッファレジスタ20に取込まれ
ていたl0PIからのデータがバッファメモリ22に移
送されて蓄積される。これにより、l0PIからの転送
要求が再度受付可能となる。
する使用要求RQaが制御回路23に伝わる。これを受
付けた制御回路23は、バッファメモリ22の準備がで
きていれば、バッファメモリ22の使用許可Aにaを出
す。この許可により、バッファレジスタ20に取込まれ
ていたl0PIからのデータがバッファメモリ22に移
送されて蓄積される。これにより、l0PIからの転送
要求が再度受付可能となる。
一方、l103からの転送要求の生起以前に、バッファ
メモリ22に蓄えられたl0PIからのデータに対し、
バッファレジスタ21からのバッファメモリ22への使
用要求RQbが制御回路23に伝えられる。制御回路2
3はこの要求を受けて、バッファメモリ22の準備がで
きていれば、バッファメモリ22の使用許可AKbを返
す。これにより、バッファメモリ22に蓄えられたl0
PIからのデータはバッファレジスタ21に移送されて
保持される。しかして、このバッファレジスタ21は、
l103からの転送要求により保持していたデータをデ
ータバス5を介してl103に送出する。バッファレジ
スタ21に保持されていたデータが全てl103に送出
されると、バッファレジスタ21はバッファメモリ22
へ再度使用要求RQbを出し、以下上記の動作を繰返す
。
メモリ22に蓄えられたl0PIからのデータに対し、
バッファレジスタ21からのバッファメモリ22への使
用要求RQbが制御回路23に伝えられる。制御回路2
3はこの要求を受けて、バッファメモリ22の準備がで
きていれば、バッファメモリ22の使用許可AKbを返
す。これにより、バッファメモリ22に蓄えられたl0
PIからのデータはバッファレジスタ21に移送されて
保持される。しかして、このバッファレジスタ21は、
l103からの転送要求により保持していたデータをデ
ータバス5を介してl103に送出する。バッファレジ
スタ21に保持されていたデータが全てl103に送出
されると、バッファレジスタ21はバッファメモリ22
へ再度使用要求RQbを出し、以下上記の動作を繰返す
。
[解決すべき問題点]
上述の従来のデータ転送緩衝装置では、バッファレジス
タ及びバッファメモリのデータ幅が10P又はIloの
いずれかのデータ幅と一致するように構成されているの
で、l103としてディスク装置などのように高速のデ
ータ転送を行う高負荷のものを使用した場合、このディ
スク装置からの転送要求によりバッファメモリ22への
オーバヘッドが増大する。このため、バッファメモリ2
2の処理能力で抑えられ、その結果、実効転送速度が低
下するという欠点があった。
タ及びバッファメモリのデータ幅が10P又はIloの
いずれかのデータ幅と一致するように構成されているの
で、l103としてディスク装置などのように高速のデ
ータ転送を行う高負荷のものを使用した場合、このディ
スク装置からの転送要求によりバッファメモリ22への
オーバヘッドが増大する。このため、バッファメモリ2
2の処理能力で抑えられ、その結果、実効転送速度が低
下するという欠点があった。
[問題点の解決手段]
上記従来の問題点を解決する本発明は、バッファメモリ
を介して外部装置間のデータ転送を制御するデータ転送
緩衝装置において、一方の外部装置からの転送要求毎に
転送データを受信し、連続したデータ列を新たな構成単
位に変換する手段と、前記新たな構成単位で前記バッフ
ァメモリに書込みを行う手段と、前記バッファメモリに
前記転送データが蓄積されたことを検知し、前記書込み
の際と同じ構成単位で前記転送データを読出して保持す
る手段と、前記バッファメモリから読出した前記転送デ
ータの構成単位を元のデータサイズとは異なる別のデー
タサイズに再変換する手段と、他方の外部装置からの転
送要求を検出する毎に前記再変換されたデータを逐次転
送する手段と、前記両外部装置との間の転送及び変換処
理を同時に平行して行わしめる手段とを設けた構成とな
っている。
を介して外部装置間のデータ転送を制御するデータ転送
緩衝装置において、一方の外部装置からの転送要求毎に
転送データを受信し、連続したデータ列を新たな構成単
位に変換する手段と、前記新たな構成単位で前記バッフ
ァメモリに書込みを行う手段と、前記バッファメモリに
前記転送データが蓄積されたことを検知し、前記書込み
の際と同じ構成単位で前記転送データを読出して保持す
る手段と、前記バッファメモリから読出した前記転送デ
ータの構成単位を元のデータサイズとは異なる別のデー
タサイズに再変換する手段と、他方の外部装置からの転
送要求を検出する毎に前記再変換されたデータを逐次転
送する手段と、前記両外部装置との間の転送及び変換処
理を同時に平行して行わしめる手段とを設けた構成とな
っている。
[実施例]
以下、本発明の実施例を図面を参照して説明する。
第1図は本発明の一実施例を示すブロック図である。図
中、データ転送緩衝装置11は、ブロックバッファレジ
スタ30,31、バッファメモリ32及び制御回路33
により構成されている。その他、第2図と同一構成部分
は同一符号を付しである。
中、データ転送緩衝装置11は、ブロックバッファレジ
スタ30,31、バッファメモリ32及び制御回路33
により構成されている。その他、第2図と同一構成部分
は同一符号を付しである。
このデータ転送緩衝装置11においては、l0PIから
の転送要求によりデータバス4を介して送られてきたl
0PIからのデータがブロックバッファレジスタ30に
取込まれる。このブロックバッファレジスタ30は、複
数のデータを取込む余裕のあるレジスタであり、連続し
た複数のデータを高速に取込む。このブロックバッファ
レジスタ30に複数のデータが取込まれて一杯になると
、l0PI側の転送要求が一時中断すると共に、バッフ
ァメモリ32に対する使用要求RQaが制御回路33に
伝わる。使用要求RQaを受けた制御回路33は、バッ
ファメモリ32の準備ができていれば、バッファメモリ
32の使用許可AKaを返す。これにより、ブロックバ
ッファレジスタ30に格納されていた連続した複数のデ
ータが一度に並列処理でバッファメモリ32に移送され
て蓄えられる。これにより、中断されていたl0PI側
の転送は再び可能となり、上記の動作を繰返す。
の転送要求によりデータバス4を介して送られてきたl
0PIからのデータがブロックバッファレジスタ30に
取込まれる。このブロックバッファレジスタ30は、複
数のデータを取込む余裕のあるレジスタであり、連続し
た複数のデータを高速に取込む。このブロックバッファ
レジスタ30に複数のデータが取込まれて一杯になると
、l0PI側の転送要求が一時中断すると共に、バッフ
ァメモリ32に対する使用要求RQaが制御回路33に
伝わる。使用要求RQaを受けた制御回路33は、バッ
ファメモリ32の準備ができていれば、バッファメモリ
32の使用許可AKaを返す。これにより、ブロックバ
ッファレジスタ30に格納されていた連続した複数のデ
ータが一度に並列処理でバッファメモリ32に移送され
て蓄えられる。これにより、中断されていたl0PI側
の転送は再び可能となり、上記の動作を繰返す。
一方、l103からの転送要求が生起する以前に、ブロ
ックバッファレジスタ31からのバッファメモリ32へ
の使用要求RQbが制御回路33に伝えられる。制御回
路33はバッファメモリ32の準備ができていれば、バ
ッファメモリ32の使用許可Aにbを返す。これにより
、バッファメモリ32に蓄えられていたl0PIからの
連続した複数のデータは一度に並列処理にてブロックバ
ッファレジスタ31に移送されて保持される。
ックバッファレジスタ31からのバッファメモリ32へ
の使用要求RQbが制御回路33に伝えられる。制御回
路33はバッファメモリ32の準備ができていれば、バ
ッファメモリ32の使用許可Aにbを返す。これにより
、バッファメモリ32に蓄えられていたl0PIからの
連続した複数のデータは一度に並列処理にてブロックバ
ッファレジスタ31に移送されて保持される。
しかして、l103からの転送要求が生起すると、ブロ
ックバッファレジスタ31に先取りされていたデータが
一単位毎にl103へ掃き出される。ブロックバッファ
レジスタ31に先取り分のデータが残っているときは、
逐次掃き出される。
ックバッファレジスタ31に先取りされていたデータが
一単位毎にl103へ掃き出される。ブロックバッファ
レジスタ31に先取り分のデータが残っているときは、
逐次掃き出される。
このとき、データ幅の変換も併せて行われる。ブロック
バッフ7レジスタ31内のデータが全て掃き出されると
、再びバッファメモリ32への使用要求RQbが制御回
路33に伝えられ、以下上記の転送動作を繰返す。
バッフ7レジスタ31内のデータが全て掃き出されると
、再びバッファメモリ32への使用要求RQbが制御回
路33に伝えられ、以下上記の転送動作を繰返す。
[発明の効果]
以上説明したように本発明のデータ転送緩衝装置は、連
続した複数のデータをブロックバッファレジスタに取込
み、その取込んだ複数のデータを一度に並列処理にてバ
ッファメモリに移送し、更に、蓄積されている連続した
複数のデータを一度に取出してブロックバッファレジス
タに格納し、この格納されている連続した複数のデータ
を要求単位に応じて切出して送出するようにしたので、
バッファメモリのオーバヘッドを軽減することができ、
実効転送速度を高速化できるという効果がある。
続した複数のデータをブロックバッファレジスタに取込
み、その取込んだ複数のデータを一度に並列処理にてバ
ッファメモリに移送し、更に、蓄積されている連続した
複数のデータを一度に取出してブロックバッファレジス
タに格納し、この格納されている連続した複数のデータ
を要求単位に応じて切出して送出するようにしたので、
バッファメモリのオーバヘッドを軽減することができ、
実効転送速度を高速化できるという効果がある。
第1図は本発明の一実施例に係るデータ転送緩衝装置の
構成を示すブロック図、第2図は従来のデータ転送緩衝
装置の構成を示すブロック図である。 1 : IOP (人出カプロセッサ)2:データ転送
緩衝装置 3:l10(入出力機器) 30.31ニブロツクバツフアレジスタ32:バッファ
メモリ 33:制御回路
構成を示すブロック図、第2図は従来のデータ転送緩衝
装置の構成を示すブロック図である。 1 : IOP (人出カプロセッサ)2:データ転送
緩衝装置 3:l10(入出力機器) 30.31ニブロツクバツフアレジスタ32:バッファ
メモリ 33:制御回路
Claims (1)
- バッファメモリを介して外部装置間のデータ転送を制御
するデータ転送緩衝装置において、一方の外部装置から
の転送要求毎に転送データを受信し、連続したデータ列
を新たな構成単位に変換する手段と、前記新たな構成単
位で前記バッファメモリに書込みを行う手段と、前記バ
ッファメモリに前記転送データが蓄積されたことを検知
し、前記書込みの際と同じ構成単位で前記転送データを
読出して保持する手段と、前記バッファメモリから読出
した前記転送データの構成単位を元のデータサイズとは
異なる別のデータサイズに再変換する手段と、他方の外
部装置からの転送要求を検出する毎に前記再変換された
データを逐次転送する手段と、前記両外部装置との間の
転送及び変換処理を同時に平行して行わしめる手段とを
備えたことを特徴とするデータ転送緩衝装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2431487A JPS63192150A (ja) | 1987-02-04 | 1987-02-04 | デ−タ転送緩衝装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2431487A JPS63192150A (ja) | 1987-02-04 | 1987-02-04 | デ−タ転送緩衝装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63192150A true JPS63192150A (ja) | 1988-08-09 |
Family
ID=12134722
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2431487A Pending JPS63192150A (ja) | 1987-02-04 | 1987-02-04 | デ−タ転送緩衝装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63192150A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04287261A (ja) * | 1991-03-18 | 1992-10-12 | Hitachi Ltd | データ転送制御装置および磁気ディスク制御装置 |
JPH05204827A (ja) * | 1991-10-15 | 1993-08-13 | Internatl Business Mach Corp <Ibm> | 直接メモリ・アクセス装置及びルック・アヘッド装置 |
US5663924A (en) * | 1995-12-14 | 1997-09-02 | International Business Machines Corporation | Boundary independent bit decode for a SDRAM |
US9864522B2 (en) | 2014-08-28 | 2018-01-09 | Panasonic Intellectual Property Management Co., Ltd. | Memory card |
-
1987
- 1987-02-04 JP JP2431487A patent/JPS63192150A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04287261A (ja) * | 1991-03-18 | 1992-10-12 | Hitachi Ltd | データ転送制御装置および磁気ディスク制御装置 |
JPH05204827A (ja) * | 1991-10-15 | 1993-08-13 | Internatl Business Mach Corp <Ibm> | 直接メモリ・アクセス装置及びルック・アヘッド装置 |
US5663924A (en) * | 1995-12-14 | 1997-09-02 | International Business Machines Corporation | Boundary independent bit decode for a SDRAM |
US9864522B2 (en) | 2014-08-28 | 2018-01-09 | Panasonic Intellectual Property Management Co., Ltd. | Memory card |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5220974B2 (ja) | ハードウェア実行又はオペレーティングシステム機能の加速のための装置及び方法 | |
ATE163485T1 (de) | Dateienprozessoraufbau im parallelen eingangs/ausgangs netzwerk | |
JPS63192150A (ja) | デ−タ転送緩衝装置 | |
JPS58105344A (ja) | バツフアメモリ管理方式 | |
JPS63192151A (ja) | デ−タ転送緩衝装置 | |
JP2570753B2 (ja) | データ転送制御装置 | |
JPS6333185B2 (ja) | ||
JPS5953565B2 (ja) | ダイレクトメモリアクセス制御装置 | |
JPS6130300B2 (ja) | ||
JPS592135A (ja) | デ−タのブロツク転送方式 | |
JP3088341B2 (ja) | バス上の高速データ転送方式 | |
JPH04107665A (ja) | 入出力制御装置 | |
JPS6019023B2 (ja) | デ−タ処理装置 | |
JPS61183765A (ja) | デ−タ転送制御方式 | |
JP2552025B2 (ja) | データ転送方式 | |
JPS6051751B2 (ja) | 通信制御装置 | |
JPH07334453A (ja) | メモリアクセスシステム | |
JPS63146148A (ja) | バス方式 | |
JPS6468868A (en) | Buffer control system for bus adapter | |
JPH0675899A (ja) | 情報処理装置 | |
JPH01240960A (ja) | Dma転送制御回路 | |
JPS6273343A (ja) | 記憶装置 | |
JPS63155348A (ja) | 計算機システム間のデバイス利用方式 | |
JPS5667430A (en) | Dma control device | |
JPS57117035A (en) | Data transfer device of asynchronous device |