JPS5862886A - 記憶制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は主記憶の情報の一部を写しとして保持する高速
な緩衝記憶装置（以下、バッファメモリと称する）を具
備した情報処理装置において、主記憶からバッファメモ
リに対する情報のブロック転送の制御方式に関するもの
である。

周知のように、比較的大型の計算機では、主記憶の情報
の一部を該主記憶より高速なバッファメモリに予め保持
しておき、処理の過程で必要な情報がバッファメモリに
存在する場合は、主記憶から情報を読み出す代りに、バ
ッファメモリより該当情報を読み出すことによって処理
の高速化を実現している。このような計算機におけるバ
ッファメモリの制御方法は、要求される計算機の性能／
コスト、その計算機が採用する回路系や処理方式、ある
いはバッファメモリ用素子としてその時代に入手できる
メモリ素子の種類等、種々の要因により異っている。

第１図は種々の計算機に広く採用されているセット・ア
ンシアテイプ方式による従来のバッファメモリ制御を説
明するだめの図である。第１図において、１００はアク
セスする２４ビツトの実アドレス、１０１はバッファメ
モリに格納されているデータの主記憶上のアドレスを保
持するアドレス・アレイ、１０２，１０８は比較回路、
１０４はバッファメモリ、１０５はセレクタ、１０６は
主記憶、’　１０７は１０５と同じくセレクタである。

さて、バッファメモリを具備する処理装置の主記憶は、
バッファメモリへの取り込み単位に関連させて、適当な
情報の単位（ブロック）に分割されているのが通常であ
る。第１図の例では、主記憶１０６は６４のカラム（Ｃ
ｏ−Ｃ６３）とル個のロウ（Ｒｏ〜ＲｒＬ−１）によっ
て分割される６４×九個のブロックより構成されている
。アドレス付ｌの方向は、ＲＩＯのＣＯよりＣ６３の方
向に進み、次にＲ１のＣｏよりＣ６３の方向に進む。同
様にＲ２，Ｒ３，・・・Ｒ４−０の方向にアドレス付け
される。したがって主記憶を増設する場合はＲの数ケ増
加すればよいが、増設の最小単位は１個のＲを構成する
Ｃｏ−Ｃ６３の６４１固のブロックである。このような
ブロック構成よりなる主記憶１０６に対応して、バッフ
ァメモリ１０４およびアドレスアレイ１０１は、それぞ
れＣＯ〜Ｃ６３の６４個のカラムに分割され、さらに第
１図の例では、１つのカラムは主記憶の同一カラム内の
ロウ（Ｒｏ　−ｇｒ＋−１）のうち、いずれか２つを保
持できるように２つのロウ（？”０．７１）より構成さ
れている。

一方、主記憶１０６をアレセスする実アドレス１０（１
，１８ビツトのブロックアドレス（ビット８〜２０）、
６ピツトのカラムアドレス（ビット２１〜２６）、２ビ
ツトのブロック内アドレス（′ビット２７〜２８）、８
ビツトのバイトアドレス（ビット２９〜８１）の各フィ
ールドに分割される。主記憶に対するフェッチアドレス
では、アドレス・アレイ１０１により、まず求めるデー
タがバッファメモリ１０４に取り込まれているかどうか
調べる。第１図では、カラムアドレスを示す信号線２０
１によって方ラムアドレスＣ１がアドレシングされた場
合を示している。カラムＣ１によって読み出されるアド
レスアレイ１０１の内容■、■は、それぞれ＠２０５．
２０６を経由して比較回路１０２．１０８に入力される
。他方、アクセスする実アドレス１００のブロックアド
レスフィールドを示す信号線２００が、比較回路１０２
　ｉ？よび１０３の池の入力に送出される。比較回路１
０２および１０３は、アクセスする実アドレス１００の
ブロックアドレスとアドレスアレイ１０１のカラムＣ１
から読み出された内容■、■をそれぞれ比較する。比較
の結果、例えば内容■とブロックアドレスが一致したと
すると、信号線２０Ｂがアクティブになり（この時、信
号線２０４はインアクティブとなる）、実アドレス１０
００カラムアドレス２０１とブロック内アドレス２０２
によりアクセスされている上記内容■に対応するバッフ
ァメモリ１０４のブロック■のデータが続出し線２０７
、セレクタ１０５およびセレクタ１０７ｔ−介して読出
しデータ線２１２に出力される。

上記比較回路１０Ｓ、　１０Ｂでの比較の結果、該当す
るブロックがバッファメモリ１０４に格納されていない
場合は、主記憶１０６に対して７エツチアクセスが行わ
れ、主記憶１０６からフェッチされた処理に必要なデー
タは読出し線２，１０　、セレクタ１０？を介して続出
しデータ線２１２に出力される。この時、フェッチデー
タを含む該当ブロック全体がバッファメモＩＪ　１０４
の主記憶１０６と同一カラムのいずれかのブロックに転
送され、同時に醪当ブロックに対応するブロックアドレ
スがアドレスアレイ１０１に登録される。第１図に示す
例では、上記１１０６のＣ１カラム、′ＢＩｌロウのブ
ロック■がバッファメモリ１０４のＣｌカラム、ｒｏク
ロウブロック■として転送され、この時、アクセスした
ブロックアドレスはアドレスｍｚｏｏを経て、アドレス
アレイ１０１内のＣｚカラム、ｒｏロロウ■として登録
される。

ところで、一般的にブロックの大きさは、主記憶の読出
し線による１回の転送量より大きいため、主記憶からバ
ッファメモリへのブロック転送は、連続した数回の転送
サイクルに分けて行われる。

第１図の例では、ブロックの大きさは、主記憶１０６か
らの１回の読み出し量の４倍に等しく、シたがって、実
アドレス１００のうちの２ビツトのブロック内アドレス
（ビット２７．２８）として割当てられる。

第２図は第１図のバッファメモ’）　１０４の１ブロツ
クの構成を表わす。ブロック１０４Ａは、小ブロックα
ｌ　ｂｍ　’およびｄより構成され、それぞれは、主記
憶からの１回の転送量に等しく、それぞれに対するアク
セスアドレスのアドレス付けの順は′α。

ｂ、ｃ、ｄの順である。

′５ｆＪ８図、第４図はそれぞれ７エツチアクセスにお
いてデータがバッファメモリにある場合とない場合の処
理の時間的な流れを示す。

第８図は、ｔｌの時刻に７エツチ（ＦＢ）を指定するマ
イクロ命令■が発行され、続いて読出しデータの演算処
理を指示するマイクロ命ＩＲＤ）００、次のフェッチの
ためのアクセスアドレスの計算を指示するマイクロ命令
（ＡＤ）（！）、ＦＢ■とは別の７エツチを指示するマ
イクロ命令（ＦＥ）［相］、およびＦ　Ｗ■の続出しデ
ータの演算を指示するマイクロ命令（几Ｄ）■が、それ
ぞれ時刻ｔ２゜ｔ３　＋　’４およびｔ、に発行される
ことを示す。期間ｔａｉ１−峠は処理装置の１マシンサ
イクルを示す。

ＦＥＣ！よびＦＥ■でアクセスしたデータがバッファメ
モリにある場合のマイクロ命令の処理は第８図に示しだ
ようになるが、’ＦＥ■でアクセスしたデータがバック
アメモリ・にない場合の動作は第４図を用いて説明され
る。

第４図は、第８図と同じマイクロ命令列が発行された場
合を示す。時刻ｔ２で発行されるＦＥＧ）に対応するデ
ータがバッファメモリにないと、データはバックアメモ
リよりアクセス時間の遅い主記憶より読出されるため、
次のマイクロ命令ＲＤ■の実行は時刻ｔ６まで待たされ
る（こ＼で、主記憶のアクセス時間はバックアメモリの
それより４倍遅いと仮定している）。したがって、・こ
の場合、ＲＤ■はｔ６〜ｔヮ間で実行され、続いて７７
〜７８間でＡＤ（わが実行される。

一方、ＲＤ■の実行と並行して、主記憶よりバッファメ
モリに対してブロック転送が行われる。

第２図で示したように、ｌブロックが４つの小ブロック
で構成される場合、ｌブロックの転送は、第４図に示す
ように４回の連続したマシンサイクルＡ、　Ｂ、　Ｃ，
Ｄを必要とする。すなわち、時刻ｔ６からｔｌｏまでは
バッファメモリに対する書き込み動作が行われており、
その間バッファメモリはビ・ジー状態となる。したがっ
て、マイクロ命令ＦＥ＠の実行はブロック転送の終了時
刻ｔ１ｏｔで待たされる。

このように、従来はフェッチアクセスに伴ってバッファ
メモリに対するブロック転送が生ずると、直後の主記憶
アクセスはブロック転送が終了するまで待たされるとい
うオーバヘッドが発生し、処理速度が低下する問題があ
った。

本発明の目的は、バックアメモリを具備した情報処理装
置において、該バッファメモリに対するブロック転送中
、後続の主記憶アクセスが待たされることにより生ずる
オーバヘッドを解消し、処理装置の性能を向上させるこ
とにある。

しかして、本発明の特徴はブロック転送におけるバッフ
ァメモリへのデータ書込み期間を複数の期間に分割し、
該分割した期間の間に他の記憶アクセス動作を実行する
もので、これにより、ブロック転送直後の主記憶アクセ
スが、一連のブロック転送動作の終了まで待たされると
いうことはなくなり、処理のオーバヘッドが解消される
。

以下、本発明の一実施例につき図面を用いて詳細に説明
する。

第５図は本発明の一実施例で、バッファメモリ同辺のア
ドレス制御部の構成を示したものである。

第５図において、１１０はアドレスレジスタ、１１１は
＋１回路、ｌｌｚはアドレス待避レジスタ、１１８は制
御回路である。

主記憶をアクセスする実アドレス１００のうち、アドレ
スアレイ１０１およびバッファメモリ１０４をアクセス
するのに必要なカラムアドレスおよびブロック内アドレ
スは、アクセスアドレスヲ伝える信号線２１１およびセ
レクト回路１０８およびその出力１２１２を経由してア
ドレスレジスタ１１０にセットされる。このうち、ブロ
ック内アドレスはセレクタ１０９およびその出力線２１
Ｂ　’ｅ経由し、アドレスレジスタ１１０にセットされ
るようになっている。

求めるデータがバッファメモリ１０４内にない場合、ブ
ロック転送が生ずるが、主記憶からのデータ転送線２１
０を介してバッファメモ！Ｊ　１０４へのｄ込み、デー
タが送出され、バッファメモ！Ｊ　１０４への曹込みが
終了するたびに、アドレスレジスタ１１０のブロック内
アドレスを保持する部分１１０Ｂの内容は、ソノ出力ｍ
　２１６　オよび＋１回路１１１、信号線２１７、セレ
クト回路１０９およびその出力＃　２１＠を経てアドレ
スレジスタの一部１１０　Ｂに再びセットされる。

すなわち、ブロック転送の開始時点でブロック内ア゛ド
レスの値が”ｏｏ　’だった場合、バッファメモリ】０
４への１回目の書込みが終了すると′″０１”に更新さ
れ順次″１０”、　　＠１１’″というように、アドレ
スレジスタ１１０の一部１１０Ｂは１つのブロック転送
期間に更新される。

一方、アドレス待避レジスタ１１２．には、ブロック転
送の最初の転送データがバッファメモリ１０４に送出さ
れた時点で、アドレスレジスタ１１０の内容を出力線２
１５を介して待避しておき、出力線２１８ヲ介してセレ
クタ１０８の一方の入力側に接続することによって、待
避しておいた値を元のアドレスレジスタ１１０に戻せる
ようにする。

制御回路１１８は内部にカウンタを持ち、ブロック転送
によるバッファメモリ荀４への書込み回数をカウントし
ミ　カウント値に応じて必要な制御信号を生成する。第
６図は制御回路１１Ｂの詳細図である。第６図で１１４
がカウンタを示し、そのカウントトリガ端子（Ｔ端子）
の入力線２２１には、ブロック転送データが送出される
毎にパルスが加えられてカウントアツプされ、２に対応
する出力端子穐、および２１に対応する出力端子Ｕ１の
それぞれに接続される出力線２Ｉ２２および２２Ｂに該
カウント値が現れる。カウンター１４の値はデコーダ１
１５によりデコードされ、カウント値が定められた値に
達すると、出力線２１９あるいは２２０がアクティブ゛
となる。

第７図は第５図および第６図に関連する動作の時間的な
流れを説明するための図で、先の第８図および第４図に
対応するものである。以下、第７図に本とづいて第５図
および第６図の動作全説明する。

第７図のｔ８までのマイクロ命令の動作は前述した第４
図の動作と同じであるが、主記憶より送出、１：１ されるブロック転送の第１データＸに同期し７てｔｏの
時点で第６図のカウンター１４．は１ｌｔｌｌになる。

さらにブロック転送の第２データＢに同期してｔヮの時
点で１２″となる。ブロック転送は後述する方法でｔ８
〜ｔユ。の聞は中断するため、カウンタ１１４の動作も
中断する。ｔ工。より再びブロック転送の第３データ”
ｔ’ｌｌで第４データＤが送出される。

このときカラ／りは再び動作して＠８”、続いてｎ　Ｏ
＋＋＋となる。第６図におけるデコーダ１１５は、カウ
ンタの埴（Ｕｏ　、Ｕｘ　）が１′″を示すとき、その
出力線（制僧１線）２１９がアクティブとなり、＠３″
を示すとき出力線（制御＠）２２０がアクティブとなる
。したがって、制御線２１９を第５図における待耐レジ
スタ１１２のセット条件に、また、制御線２２０を、セ
レクタ１０８および１０９が待避レジスタ１１２の内容
をアドレスレジスタ１１００入力に選択するように設定
する。さらに匍制御線２２０はアドレスレジスタ１１０
の一つのセット条件とする。このように制御することに
より、第７図Ｖこおけるｔｏ。

の時点で待避レジスタ１１２の値がアドレスレジスタ１
１０に杏セットされる。

上記の方法により第７図におけるｔｏの時点では、ブロ
ック転送を起動したマイクロ命令■に後続する別のマイ
クロ命令ＦＥ［相］のバッファメモリアクセスの開始か
り能となり、ｔ８〜ｔ１０の期間に一フィクロ命傾助の
フェッチ動作は完了するから、ｔｏの時点で次のブロッ
ク転送の起動が開始できる。

第８図はブロック転送を第７図のように中断するだめの
主記憶側の構成例を示したものである。

すなわち、主起！意をそれぞれ独立にアクセスできる記
憶ユニット１１６および１１７に分割し、これらをイン
タリープの手法によりアドレス付けする。

そして、例えば＠、■、■、■で構成される１つのブロ
ックを読み出す場合、最初に＠、■を同時に読出し、そ
のアクセスが終了してから＠、■をアクセスする。第８
図において、１１．８　、１１９　は続出しレジスタ、
１２０は選択回路を示す。

第８図のようなアクセスを行うことにより、第７図で示
したような中断されるブロック転送を実現するのは容易
である。第４図で示した従来技術のブロック転送は、一
般的に第９図に示すように、主記憶を独立ユニツ）　１
２１−１２４に分割し、これらをインタリーブするアド
レス付けを行うことにより実現されるが、第９図の主記
憶装置は、各主記憶ユニットからそｎらの選択回路１２
９に至るまでの回路が、第８図のそれと比べてより初雑
で、かつ１重用部品が多くなる。

９トロ９明り、た如く、本発明によれば、主記憶の悄鰻
の一部を昭納するバッファメモリを具・岡するＴ＋ｆｆ
外処ＦＩ！ｋＬ　ｆＵ　ｖＣおいて、バッファメモリへ
のブロック転送によるｆｋ　ｋメモリアクセスの待ち時
間を解消して、ηロ、十里曲能の向上を実現でさ、さら
に主記憶装置の構成が簡単かつ安価になる利点がある。

【図面の簡単な説明】

第１図は従来技術のバッファメモリ制御を説明するだめ
の図、第２図はバッファメモリの１ブロツクの構成用を
示す図、第８図はバックアメモリにデータがある場合の
マイクロ命令処理の従来例を示す図、弟４図はブロック
転送が生じた４合のマイクロ命令処理の従来例を示す図
、第５図は本発明の一実昇：′夕１１で、特にバラフナ
メモリのアドレス制御部を示す図、第６図は第５図にお
ける制御回路の詳和１図、第７図は本発明を連中した場
合のブロック転送動作を説明する図、第８図は本発明を
実現するための主記憶構成の一実施例を示す図、第９図
は第８図どの対比を行う７ｔめの主記憶構成の従来例を
示す図である。 １００・・・実アドレス、１０ｌ・・・アドレスアレイ
、１１Ｊ４・・・ハッファメモＩＪ、１０６・・・主記
憶、１１０・・・アドレスレジスタ、１１２・・・アド
レス＃避レジスタ、１１８・・・制御回路、１１ｆ３，
　ｌｉ？・・・主記憶ユニット。 １６図 オフ図 ｙｖツｌメｔ′）１込ｗ　　　　、Ａ　　　　　　　ｓ
　　　　　−−−−−−−−−ｃ　　　　　　　ｏ−７
Ｌカフ〉７六カ　　　／　　　　；）／　　　　　　　
　　　　　、、、　　　、θ′オ８図 オ９図 ５２０−

Claims (1)

【特許請求の範囲】
1. Ｌ　命令およびデータを蓄積するための主記憶装置と、
   該主記憶装置の予め定められた単位の情報を保持するバ
   ックアメモリとを具備する情報処理装置において、処理
   の過程で必要な情報が前記バッファメモリにない場合に
   前記主記憶装置から前記バッファメモリにブロック転送
   を行う際に、一連のブロック転送動作を複数の期間に分
   離して行い、該分離した期間の間に他の記憶アクセス動
   作を実行することを特徴とする記憶制御方式。