JPH01159745A - 部分書き込み制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 電子計算機に用いられる記憶装置に係り、特に複数の独
立したバンクに対してインターリーブ方式でアクセスさ
れる記憶装置に対する部分書き込み制御方式に関し、 部分書き込みデータの保持時間を長いものとしても回路
規模がそれほど大きくならないようにできること目的と
し、 複数個の独立なバンクからなり、各バンクに対してイン
ターリーブ方式でアクセスされる記憶装置に適用され、
１つの部分書き込みアクセスを起動してから一定期間に
おいて該先行した部分書き込みアクセスのアドレスと同
一のアドレスを持つ後続の部分書き込みアクセスを検出
する手段を有し上記一定次期間において複数の部分書き
込み動作を上記先行部分書き込みアクセスと併合して行
なう部分書き込み制御方式において、上記バンク数に対
応した部分書き込みデータ保持手段を設け、バンクに対
する部分書き込みアクセスが実効された場合バンクアド
レスにより選択される部分書き込みデータ保持手段に部
分書き込みデータ及び書き込みバイト指示情報を書き込
み、後続する同一アドレスに対する部分書き込み動作が
一定期間に起動された場合、バンクアドレスにより選択
された同一の部分書き込みデータ保持手段に新たな部分
書き込みデータ及び書き込みバイト指示情報を上書きし
て部分書き込みを実行するように構成する。

〔産業上の利用分野〕

本発明は、電子計算機に用いられる記憶装置に係り、特
に複数の独立したバンクに対してインターリーブ方式で
アクセスされる記憶装置に対する部分書き込み制御方式
に関する。

通常複数個の独立のバンクからなり、各バンクに対して
、部分書き込み命令が発行される場合、異なるバンクに
対してはマシンサイクル毎に連続して該書き込み命令を
発行できるが、同じバンクに対しては読み出しを開始し
てから部分書き込みが終了するまで、当該バンクに対し
て新たな部分書き込み命令を発行することはできない。

しかしながら、例えば、科学技術計算等においては、一
つのバンク内の同じアドレスの例えば８バイトからなる
１語に対して１バイト単位、あるいは４バイト単位の処
理を実行することがある。このような場合には、上記の
アクセス形態では同一バンクに対して部分書き込みが頻
発するので該記憶装置に対するアクセス性能が極端に低
下してしまうため、該１語境界内の部分書き込みアクセ
スを高速に処理することが望まれる。

〔従来の技術〕

従来上述のような部分書き込み制御方式として第３図に
示すようなものがある。この例は一語が８バイトからな
るデータの特定にバイトに着目したものであり、書き込
みデータ（ＷＤ）は６４ビツト中の１ビツトを、アドレ
ス（ＡＤＤ）はアレイカード（ＡＲＲＡＹ　　ＣＡＲＤ
）１に対するアドレスのｍビット、バンクアドレスのｎ
ビットとしている。

先ず通常の部分書込みアクセス（ＰＳＴ−Ｎ）によりて
１つのバンクが起動されるとアレイアドレスがアレイカ
ード（ＡＲＲＡＹ　　ＣＡ　ＲＤ　）１に与えられる。

このアレイカード（ＡＲＲＡＹ　　ＣＡ　ＲＤ　）１の
読み出しデータ（ＭＲＤ）はマシンクロツタが６Ｔにな
るまで出力されず、またこのアクセスの書き込みデータ
（ＷＤ）、バイトマーク（ＢＹＴＥ−ＭＡＲＫ）及びバ
ンクアドレス（ＢＡＮＫ　　ＡＤＤ）は、夫々のパイプ
ライン２．３．５に投入される。

また、オペレーションコード（ｏｐｃ）はデコードされ
てＰＳＴ−Ｎ命令になって、図示していない１ビツトの
ＰＳＴ−Ｎ−Ｇｏパイプラインに投入される。

次のマシンサイクルにおいて、新たな部分書き込みアク
セスが当該主記憶装置（ＭＳＵ）にやってきて、これが
上記先行している部分書き込みアクセス（ＰＳＴ−Ｎ）
のアドレスと一致しているならば、この部分書き込みア
クセスを上記先行しているアクセスと併合して処理する
特別な部分書き込みアクセス（ＰＳＴ−Ｓ）として、こ
のＰＳＴ−３命令はＰＳＴ−Ｓ−Ｇｏパイプライン４に
投入される。このようにしてＰＳＴ−Ｎ又はＰＳＴ−Ｓ
が連続してやってくると、それぞれのパイプラインに投
入され、やがて最初のＰＳＴ−Ｎアクセスがそれぞれの
パイプラインにおし１て６丁目の段にセットされる。

このときにアレイカード（ＡＲＲＡＹ ＣＡＲＤ）１からの読み出しデータ（ＭＲＤ）も出力さ
れており、部分書き込みのためのマージが可能となる。

ここで、この例ではバイトマーク優先選択回路（ＳＥＬ
　　Ｃ０ＮＴ）６は５没前マテノＢＹＴＥ−ＭＡＲＫパ
イプライン３、ＰＳＴ−３−ＧＯパイプライン４を遡っ
て、該ＰＳＴ−Ｓ−ＧＯパイプライン４が「オン」にな
っている段で、且つ最初のＰＳＴ−Ｎアクセスと等しい
バンクアドレスを有する部分書き込みアクセスについて
のみ各バイト毎のバイトマークを比較回路と共同で調べ
る。

そしてＰＳＴ−Ｓアクセスで且つ同一バンクに対するア
クセスが複数個ある場合、バイト毎に調べて最新バイト
マークを最初に入ったＰＳＴ−Ｎアクセスのバイトマー
クと入れ換えるように機能させる。また、このバイトマ
ークに対応する段の書き込みデータ（ＷＤ）も最初に入
ったＰＳＴ−Ｈの部分書き込みデータと入れ換える。

そしてこの書き込みデータにより、時期７Ｔにおいて読
取データ（ＲＤ）を書き換えマージレジスタ７に格納し
たのち所定の方式により所定バンクの所定のアドレスに
格納して部分書き込み操作は終了する。この手順を順々
に実行することにより同一バンクの同一アドレスに対す
る部分書き込み動作を重複して実行することがないよう
にしている。

（発明が解決しようとする問題点） ところで上述した従来の部分書き込み制御方式にあって
は部分書き込みのデータはパイプラインを用いて保持す
るようにしているので、部分書き込みデータを長時間保
持しようとするとパイプレインの段数が大きくなり、回
路量が増大するという問題がある。これは特に記憶装置
のアクセスタイムが長くかかりクロックのサイクルタイ
ムが短い場合に顕著に表われる。

そこで本発明は部分書き込みデータの保持時間を長いも
のとしても回路規模がそれほど大きくならない部分書き
込み制御方式を提供することを目的とする。

（問題点を解決するための手段〕 本発明において上記の問題点を解決するための手段は、
第１図に示すように、複数個の独立なバンク１０−０〜
１０−ｎからなり、各バンク１０−１〜１０−ｎに対し
てインターリーズ方式でアクセスされる記憶装置１１に
適用され、１つの部分書き込みアクセスを起動してから
一定期間において該先行した部分書き込みアクセスのア
ドレスと同一のアドレスを持つ後続の部分書き込みアク
セスを検出する手段を有し、上記一定期間において複数
の部分書き込み動作を上記先行部分書き込みアクセスと
併合して行なう部分書き込み制御方式において、上記バ
ンク数ｎに対応した部分書き込みデータ保持手段１２−
０〜１２−ｎを設は所定の対応する部分書き込みアクセ
スが実行された場合、バンクアドレスにより選択される
部分書き込みデータ保持手段１２−□〜１１ｎに部分書
き込みデータ及び書き込みバイト指示情報を書き込み、
後続する同一アドレスに対する部分書き込み動作が一定
期間に起動された場合、バンクアドレスにより選択され
た同一の部分書き込みデータ保持手段１２−８〜１２−
ｎに新たな部分書き込みデータ及び書き込みバイト指示
情報を上書きすることにより複数の部分書き込みを一回
のメモリアクセスで実行することである。

〔作用〕

本発明によれば、バンクアドレスにより選択された同一
の部分書き込みデータ保持手段には後続する同一アドレ
スに対する部分書き込み動作が一定期間に起動された場
合において新たな部分書き込みデータ及び書き込みバイ
ト指示情報を上書きすることとなりこの上書きした情報
で部分書き込みを行うようにすることから、一定期間内
に行なわれた同一バンクの同一アドレスに対する複数回
の部分書き込みを一回の部分書き込みアクセスで実行す
ることができる。この際に部分書き込みアクセスの保持
時間を長いものとしても、実行に必要となる装置の構成
は比較的大がかりなものとならない。

〔実施例〕

以下本発明に係る部分書き込み制御方式の実施例を図面
に基づいて説明する。

第２図は本発明に係る部分書き込み制御方式の実施例を
示すものである。

本実施例において主記憶装置は４つのバンクから構成し
ており、アレイカード（ＡＲＲＡＹＣＡＲＤ）２０から
のリードデータ（ＭＲＤ）は１２Ｔ後に送出される。ま
た、本実施例において各バンクに対応して、部分書き込
みデータ（ＷＤ）を保持するデータレジスタスタック２
１．２２．．２３．２４とバイトマーク（ＢＩＴＥ　　
ＭＡＲＫ）を保持するバイトレジスタスタック２５，２
６，２７．２８とを有している。また、この実施例にお
いては通常の部分書き込みアクセス（ＰＳＴ−Ｎ）を保
持するＰＳＴ−Ｎ−Ｇｏバイブライン２９と上述の特別
な部分書き込みアクセス（ＰＳＴ−３）を保持するＰＳ
Ｔ−Ｓ−Ｇｏパイプライン３０と、バンクアドレス（Ｂ
ＡＮＫ−ＡＤＤ）を保持するＢＡＮＫ−ＡＤＤパイプラ
イ３１とを有している。そして各パイプライン２９，３
０．３１はアレイカード（ＡＲＲＡＹ　　ＣＡＲＤ）２
０のリードデータ（ＭＲＤ）送出時間と同一の１２７の
期間保持するものとしている。尚第２図中符号３２は入
力されるメモリアドレス（ＭＥＭ−ＡＤＤ）を保持する
メモリアドレスレジスタ、３３はライトデータ（ＷＤ）
を保持するライトデータレジスタ、３４はバイトマーク
（ＢＩＴＥＭＡＲＫ）を保持するバイトマークレジスタ
、３５はマージすべきライトデータな選択する選択回路
、３６は選択回路で選択したライトデータ（ＷＤ）とア
レイカード（ＡＲＲＡＹＣＡＲＤ）２０からリードデー
タレジスタ３８を介して出力されるリードデータ（ＭＲ
Ｄ）とをマージするマージ回路を示している。

つぎに本実施例の作動について説明する。

先ず、通常の部分書き込みアクセス（ＰＳＴ−Ｎ）によ
って１つのバンクが起動されると、アレイアドレス（Ａ
ＲＲＡＹ　　ＡＤＤ）がアレイカード（ＡＲＲＡＹ　　
ＣＡＲＤ）２０に与えられる。

すると、このアレイカード（ＡＲＲＡＹＣＡＲＤ）２０
はリードデータ（ＭＤＲ）をマシンクロックが１２Ｔに
なると出力する。一方、この部分書き込みアクセスをデ
コードしたＰＳＴ−Ｎ命令がＰＳＴ−Ｎ−Ｇｏパイプラ
イン２９に、また部分書き込みを実行するバンクを指定
するバンクアドレス（ＢＡＮＫ　　Ａ　Ｄ　Ｄ　）がＢ
ＡＮＫ　　ＡＤＤパイプライン３１に投入される。また
ライトデータ（ＷＤ）はライトデータレジスタ３３に、
バイトマーク（ＢＩＴＥＭＡＲＫ）はバイトマーフレジ
ス゛り３４に入力され、夫々デコーダ４０．４１でデコ
ードされたバンクアドレス（ＢＡＮＫ　　ＡＤＤ）に従
ってバンクアドレスが指定するバンクに対応するデータ
レジスタスタック２１，２２，２３．２４及びバイトレ
ジスタスタック２５，２６，２７．２８に書き込まれる
。例えば、バンク２に対する部分書き込みアクセスであ
った場合にはライトデータ（ＷＤ）はライトデータレジ
スタスタック２２に書き込まれ、又バイトマーク（ＢＩ
ＴＥＭＡＲＫ）はバイトマークレジスタスタック２６に
書き込まれる。

本実施例においてこの手順が次々になされていくが、マ
シンサイクル１２Ｔのうちに先行する部分書き込みアク
セスと同一バンクに対する部分書き込みアクセス（ＰＳ
Ｔ−Ｓ）があった場合には、ＰＳＴ−３命令はＰＳＴ−
３−Ｇｏパイプライン３０に、またバンクアドレスはバ
ンクアドレスＢＡＮＫ−ＡＤＤパイプライン３１に投入
され、更にライトデータ（ＷＤ）はデータレジスタスタ
ック２１，２２，２３．２４に、バイトマークはバイト
レジスタスタック２５，２６，２７゜２８に上書きされ
る。これによりデータレジスタスタック２１，２２，２
３．２４及びバイトレジスタスタック２５，２６，２７
．２８には複数の部分書き込みアクセスのライトデータ
とバイトマークとを含めた状態で情報が格納された状態
となる。

そして、アレイカード（ＡＲＲＡＹ ＣＡＲＤ）２０からリードデータ（ＭＲＤ）が出力され
る１２Ｔの時点において、ＰＳＴ−Ｎ−ＧＯパイプライ
ン２９及びＢＡＮＫ　　ＡＤＤパイプライン３１の１２
７のステージに上記アレイカード（ＡＲＲＡＹ　　ＣＡ
ＲＤ）２０から出力されるリードデータ（ＭＲＤ）に対
応する部分書き込みアクセス（ＰＳＴ−Ｎ）に対応する
部分書き込み命令とバンクアドレスとがセットされる。

そして、選択回路３５はこれらのバイブライン２９゜３
１の出力により部分書き込みデータを指定バンクに相当
するデータレジスタスタックから、またバイトマークを
バイトレジスタスタックから読み出す。例えば第２バン
クに対する部分書き込み処理であればデータレジスタス
タック２２とバイトレジスタスタック２６から夫々ライ
トデータとバイトマークとを読み出しマージ回路３６に
送出する。　、 するとマージ回路３６はアレイカード （ＡＲＲＡＹ　　ＣＡＲＤ）２０からのリードデータ（
ＭＲＤ）と選択回路３５からのライトデータ（ＷＤ）と
をマージしてレジスタ３７に格納する。このレジスタ３
７の内容を通常の方式で元のバンク、例えば第２バンク
の同一のアドレスに格納すれば、部分書き込み処理は終
了する。

このときこれらのライトデータとバイトマークとは上述
のようにマシンサイクル１２Ｔ内になされた同一バンク
に対する複数回の部分書き込みアクセスに係る情報を有
しているので、複数回の部分書き込みアクセスを１回の
部分書き込みアクセスで実行することができたこととな
る。

従って本実施例によれば５マシンサイクル１２Ｔ内にな
された同一バンクに対する複数回の部分書き込みアクセ
スに係る情報を有しているので、複数回の部分書き込み
アクセスを１回の部分書き込みアクセスで実行すること
ができ、たとえ同一バンクに対する部分書き込みアクセ
スが連続したとしても、マシンサイクル１２Ｔ内の同一
バンクに対する部分書き込みをレジスタスタックに上書
きして、これを１度の部分書き込みアクセスで実行する
ことができるから、部分書き込み処理に時間を取られる
ことはない。しかも、本実施例によれば、同一バンクに
対する部分書き込みデータ等は１台のレジスタスタック
に上書きするようにしているから、部分書き込みデータ
の保持時間を長いものとするときでも回路規模を大きく
する必要がない。

（発明の効果） 以上説明したように本発明によれば、バンク数に対応し
た部分書き込みデータ保持手段を設け、バンクに対する
部分書き込みアクセスが実効された場合バンクアドレス
により選択される部分書き込みデータ保持手段に部分書
き込みデータ及び書き込みバイト指示情報を書き込み、
後続する同一アドレスに対する部分書き込み動作が一定
期間に起動された場合バンクアドレスにより選択された
同一の部分書き込みデータ保持手段に新たな部分書き込
みデータ及び書き込みバイト指示情報を上書きし該上書
きした部分書き込みデータ及び書き込みバイト指示情報
で部分書き込みを実行するようにしたことにより、同一
バンクに対する部分書き込みが複数回あったとしても、
これらを−度の部分書き込み動作で処理することができ
るため、部分書き込み処理に要する時間を減少させるこ
とができるほか、部分書き込みデータの保持時間を長い
ものとしても回路規模がそれほど大きくならないように
できるという効果を奏する。

【図面の簡単な説明】

第１図は本発明の原理図、第２図は本発明に係る部分書
き込み処理方式の実施例を示すブロック図、第３図は従
来の部分書き込み処理方式を示すブロック図でる。 １０−１〜１０−ｎ・・・バンク １１・・・記憶装置 １２−エ〜１２−ｎ・・・部分書き込み手段データ保持
手段

Claims (1)

1. 【特許請求の範囲】 複数個の独立なバンクからなり、各バンクに対してイン
   ターリーブ方式でアクセスされる記憶装置に適用され、
   １つの部分書き込みアクセスを起動してから一定期間に
   おいて該先行した部分書き込みアクセスのアドレスと同
   一のアドレスを持つ後続の部分書き込みアクセスを検出
   する手段を有し上記一定期間において複数の部分書き込
   み動作を上記先行部分書き込みアクセスと併合して行な
   う部分書き込み制御方式において、 上記バンク数に対応した部分書き込みデータ保持手段を
   設け、バンクに対する部分書き込みアクセスが実行され
   た場合バンクアドレスにより選択される部分書き込みデ
   ータ保持手段に部分書き込みデータ及び書き込みバイト
   指示情報を書き込み、後続する同一アドレスに対する部
   分書き込み動作が一定期間に起動された場合バンクアド
   レスにより選択された同一の部分書き込みデータ保持手
   段に新たな部分書き込みデータ及び書き込みバイト指示
   情報を上書きし、該上書きした部分書き込みデータ及び
   書き込みバイト指示情報で部分書き込みをすることを特
   徴とする部分書き込み制御方式。