JPH0392953A - ポート・サイズ調整回路 - Google Patents
ポート・サイズ調整回路Info
- Publication number
- JPH0392953A JPH0392953A JP23072789A JP23072789A JPH0392953A JP H0392953 A JPH0392953 A JP H0392953A JP 23072789 A JP23072789 A JP 23072789A JP 23072789 A JP23072789 A JP 23072789A JP H0392953 A JPH0392953 A JP H0392953A
- Authority
- JP
- Japan
- Prior art keywords
- data
- bus
- memory
- bit width
- memory block
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000872 buffer Substances 0.000 claims abstract description 28
- 108700012361 REG2 Proteins 0.000 description 5
- 101150108637 REG2 gene Proteins 0.000 description 5
- 101100120298 Rattus norvegicus Flot1 gene Proteins 0.000 description 5
- 101100412403 Rattus norvegicus Reg3b gene Proteins 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 101100033865 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) RFA1 gene Proteins 0.000 description 4
- 101001096074 Homo sapiens Regenerating islet-derived protein 4 Proteins 0.000 description 3
- 108091058543 REG3 Proteins 0.000 description 3
- 102100027336 Regenerating islet-derived protein 3-alpha Human genes 0.000 description 3
- 102100037889 Regenerating islet-derived protein 4 Human genes 0.000 description 3
- 241000269417 Bufo Species 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 101100301524 Drosophila melanogaster Reg-5 gene Proteins 0.000 description 1
- 102100023882 Endoribonuclease ZC3H12A Human genes 0.000 description 1
- 101710112715 Endoribonuclease ZC3H12A Proteins 0.000 description 1
- 101000955266 Homo sapiens Mediator of RNA polymerase II transcription subunit 28 Proteins 0.000 description 1
- 108700012364 REG1 Proteins 0.000 description 1
- 101100524516 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) RFA2 gene Proteins 0.000 description 1
- 101000906480 Sclerotinia sclerotiorum Endoglucanase 1 Proteins 0.000 description 1
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- QGVYYLZOAMMKAH-UHFFFAOYSA-N pegnivacogin Chemical compound COCCOC(=O)NCCCCC(NC(=O)OCCOC)C(=O)NCCCCCCOP(=O)(O)O QGVYYLZOAMMKAH-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
く産業上の利用分野〉
本発明は、システム・バスに接続されるＣＰＵカード、
メモリ・カード、ディスク制御カード等、または同一カ
ード内のブロックどうしでポート・サイズ、即ち取り扱
うデータ・ビット幅が相互に異なる場合でもデータ転送
に支障を生じないように調整するポート・サイズ調整回
路に関するものである． く従来の技術〉 第３図に示すように、システム・バスＳＢに、３２ビッ
ト・データを取り扱うＣＰＵＩ、同じ＜３２ビット・デ
ータ幅のメモリ２、ディスクＤを制御する８ビット・デ
ータ幅のディスク制御部３、通信回線Ｙを制御する１６
ビヅト幅の通信制御部４等が接続されるシステムを想定
する． このようなシステムでは、各カードについてそれぞれデ
ータ・ビット幅が異なるため、ディスク制御部３には３
２ビット／８ビット変換するポート・サイズ調整回路３
１、通信制御部４には３２ビット／１６ビット変換する
ポート・サイズ調整回路４１を設け、ＤＭＡ （Ｄｉｒ
ｅｃｔ Ｈｅｎｏｒｙ Ａｃｃｅｓｓ）転送する際にデ
ータ・ビット幅を内部で調整している．尚、システム・
バスＳＢは３２ビット・データ幅を有し、バスＵＵＤは
３１〜２４ビット（８ビット）、バスｕＨＯハ２３〜１
６ビット（８ビット）、ハス［ＨＤは１５〜８ビット（
８ビット）、バス１１０は７〜Ｏ（８ビット）に相当す
る．信号線Ｌには制御信号が送出される． また、第３図のシステムではカード毎に取り扱うデータ
・ビット幅が異なる例であるが、同一カード内のブロッ
ク毎に取り扱うデータ・ビット幅が異なる場合も、同様
に、ＣＰＵブロック、メモリ・ブロック以外の各ブロッ
クにポート・サイズ調整回路を設置する。
メモリ・カード、ディスク制御カード等、または同一カ
ード内のブロックどうしでポート・サイズ、即ち取り扱
うデータ・ビット幅が相互に異なる場合でもデータ転送
に支障を生じないように調整するポート・サイズ調整回
路に関するものである． く従来の技術〉 第３図に示すように、システム・バスＳＢに、３２ビッ
ト・データを取り扱うＣＰＵＩ、同じ＜３２ビット・デ
ータ幅のメモリ２、ディスクＤを制御する８ビット・デ
ータ幅のディスク制御部３、通信回線Ｙを制御する１６
ビヅト幅の通信制御部４等が接続されるシステムを想定
する． このようなシステムでは、各カードについてそれぞれデ
ータ・ビット幅が異なるため、ディスク制御部３には３
２ビット／８ビット変換するポート・サイズ調整回路３
１、通信制御部４には３２ビット／１６ビット変換する
ポート・サイズ調整回路４１を設け、ＤＭＡ （Ｄｉｒ
ｅｃｔ Ｈｅｎｏｒｙ Ａｃｃｅｓｓ）転送する際にデ
ータ・ビット幅を内部で調整している．尚、システム・
バスＳＢは３２ビット・データ幅を有し、バスＵＵＤは
３１〜２４ビット（８ビット）、バスｕＨＯハ２３〜１
６ビット（８ビット）、ハス［ＨＤは１５〜８ビット（
８ビット）、バス１１０は７〜Ｏ（８ビット）に相当す
る．信号線Ｌには制御信号が送出される． また、第３図のシステムではカード毎に取り扱うデータ
・ビット幅が異なる例であるが、同一カード内のブロッ
ク毎に取り扱うデータ・ビット幅が異なる場合も、同様
に、ＣＰＵブロック、メモリ・ブロック以外の各ブロッ
クにポート・サイズ調整回路を設置する。
〈発明が解決しようとする課題〉
以上のような従来のシステムでは、複数個のポート・サ
イズ調整回路を各々のカードまたはブロック毎に設置し
なければならず、システム全体が複雑となる問題があっ
た． 本発明はこのような問題を解決することを課題とし、デ
ータ・ビット幅が異なるカードどうしまたはブロックど
うしでデータ転送する場合でも、一つのポート・サイズ
調整回路を設置するだけで行えるようにすることを目的
とする． く課題を解決するための手段〉 以上の課題を解決した本発明は、メモリ・ブロック醐の
バスとシステム・バス側を等分割し、レジスタ群、バッ
ファ群を介して所定のデータ・ビット位置にデータが送
出されるようにしたポート・サイズ調整回路であり、そ
の具体的な構成は次の通りである． 即ち、メモリ・ブロックの入出力四に設けられ、前記メ
モリ・ブロックとシステム・バスを介して接続され前記
メモリ・ブロックのデータ・ビット幅と同一または小さ
いデータ・ビット幅を持つ入出力ブロックとのデータ転
送に関与するポート・サイズ調整回路において、前記メ
モリ・ブロックのデータ・ビット幅及び前記システム・
バスのデータ・ビット幅を等分割し、この等分割したデ
ータ毎に当該データを格納するレジスタ群を前記メモリ
・ブロック開に設け、前記等分割したデータ毎に当該デ
ータを通過させるバッファ群を前記システム・バス側に
設け、転送すべきデータ・ビット幅を表わすビット信号
に応じて、メモリ・リード時に転送すべきデータ・ビッ
ト幅に対応するレジスタを前記レジスタ群から少なくと
も１個選択して等分割した前記シスデム・バスのデータ
・ビット幅の所定位置に送出指示するとともにメモリ・
ライト時に転送すべきデータ・ビット幅に対応ずるバッ
ファを前記バッファ群から少なくとも１個選択して等分
割した前記メモリ・ブロックのデータ・ビット幅の所定
位置に送出指示する論理回路部を設けてなるポート・サ
イズ調整回路である．く作用〉 本発明のポート・サイズ調整回路は次のように動作する
． メモリ・ブロックのデータ・ビット幅及びシステム・バ
スのデータ・ビット幅を等分割し、各々のデータ・ビッ
ト幅について、メモリ・ブロック側にはレジスタ群を設
けてデータを格納し、システム・バス側にはバッファ群
を設けてデータを通過させることができるようにする． 論理回路部はデータ転送幅を示すビット信号に応じてレ
ジスタ、またはバッファを選択し、メモリ・ブロック２
１たはシステム・バス側にデータを送出する． く実施例〉 第ｌ図は、本発明のポート・サイズ調整回路２１を有す
るメモリ２を設置するシステム例である．この例のよう
に、本発明回路２１は、メモリ２の入出力部に設置する
だけで良く、他のカードに設置する必要はない． 尚、８ビット・データを取り扱うディスク制御部３はバ
スＵＵＤに接続し、１６ビット・データを取り扱う通信
制御部４はバスＯＤＤ及びバスＵＨＤに接続する． 第２図は本発明にかかるポート・サイズ調整回路２１の
具体的な構成を表わす図である．この図において、レジ
スタＲＥＧＯはメモリ２側のバスＵＵＤとシステム・バ
スＳＢ側のバスＵＵＯ 、レジスタＲＥＧ１はメモリ２
開のバスｕＨＤとシステム・バスＳＢ側のＵυ０、レジ
スタＲＥＧ２はメモリ２１１！Ｉのバス１８０とシステ
ム・バスＳＢ＠のバスＵＵＯ 、レジスタＲＥＧ３はメ
モリｉｌｌのバス１１０とシステム・バスＳＢ測のバス
ＵＵＤ 、レジスタＲＥＧ４はメモリ２側のバスＵＨＤ
とシステム・バスＳＢ側のバス０１４０、レジスタＲＥ
Ｇ５はメモリ２側のバスＬＬＤとシステム・バスＳＢＩ
ｌ′Ｉ！ＩのバスυＮＯ ，レジスタＲＥＧ６はメモリ
２測のバスＬＨＤとシステム・バスＳＢｆｆｌのバスし
ＨＤ、レジスタＲＥＧ７はメモリ２（１１のバスＬＬ［
ｌとシステム・バスＳＢ［ｌｌＩのバス１１０とを接続
し、それぞれクロックＲＥＧＣκにより、リード時、メ
モリ２からのリード・データを格納する． また、バッファＢυ［０はシステム・バスＳＢＩＩＩＩ
のバスＵＵ［ｌとメモリ２ＩＩｌｌのバスＵＵ［ｌ 、
バッファ圓Ｆ１はシステム・バスＳＢＩＩＩＩのバスυ
ＵＤとメモリ２側のバスＵＨＤ 、バッファＢＵＦ２は
システム・バスＳＢ側のバスＵＵＤとメモリ２１１１１
のバスＬＨＤ 、バッファＢＵＦ３はシステム・バスＳ
Ｂｌ１１ＩのバスＵＵＤとメモリ２１１１１ノハスＬＬ
Ｄ ， ＢＵＦ４ハシスｆム− ハス３ Ｂｆｌｌｌノ
バスＵＨＤとメモリ２０１１のバスυＨＤ 、バッファ
ＢＵＦ５はシステム・バスＳＢＩＩ！ＩのバスｕＨＤと
メモリ２側のバスＬＬＤ 、バッファＢＵＦ６はシステ
ム・バスＳＢ側のバス１８０とメモリ２Ｉｌ１のバス１
ＨＯ、バツファＢＵＦ７はシステム・バスＳＢ側のバス
ＬＬ［＋とメモリ２側のバスＬＬＤとを接続する。
イズ調整回路を各々のカードまたはブロック毎に設置し
なければならず、システム全体が複雑となる問題があっ
た． 本発明はこのような問題を解決することを課題とし、デ
ータ・ビット幅が異なるカードどうしまたはブロックど
うしでデータ転送する場合でも、一つのポート・サイズ
調整回路を設置するだけで行えるようにすることを目的
とする． く課題を解決するための手段〉 以上の課題を解決した本発明は、メモリ・ブロック醐の
バスとシステム・バス側を等分割し、レジスタ群、バッ
ファ群を介して所定のデータ・ビット位置にデータが送
出されるようにしたポート・サイズ調整回路であり、そ
の具体的な構成は次の通りである． 即ち、メモリ・ブロックの入出力四に設けられ、前記メ
モリ・ブロックとシステム・バスを介して接続され前記
メモリ・ブロックのデータ・ビット幅と同一または小さ
いデータ・ビット幅を持つ入出力ブロックとのデータ転
送に関与するポート・サイズ調整回路において、前記メ
モリ・ブロックのデータ・ビット幅及び前記システム・
バスのデータ・ビット幅を等分割し、この等分割したデ
ータ毎に当該データを格納するレジスタ群を前記メモリ
・ブロック開に設け、前記等分割したデータ毎に当該デ
ータを通過させるバッファ群を前記システム・バス側に
設け、転送すべきデータ・ビット幅を表わすビット信号
に応じて、メモリ・リード時に転送すべきデータ・ビッ
ト幅に対応するレジスタを前記レジスタ群から少なくと
も１個選択して等分割した前記シスデム・バスのデータ
・ビット幅の所定位置に送出指示するとともにメモリ・
ライト時に転送すべきデータ・ビット幅に対応ずるバッ
ファを前記バッファ群から少なくとも１個選択して等分
割した前記メモリ・ブロックのデータ・ビット幅の所定
位置に送出指示する論理回路部を設けてなるポート・サ
イズ調整回路である．く作用〉 本発明のポート・サイズ調整回路は次のように動作する
． メモリ・ブロックのデータ・ビット幅及びシステム・バ
スのデータ・ビット幅を等分割し、各々のデータ・ビッ
ト幅について、メモリ・ブロック側にはレジスタ群を設
けてデータを格納し、システム・バス側にはバッファ群
を設けてデータを通過させることができるようにする． 論理回路部はデータ転送幅を示すビット信号に応じてレ
ジスタ、またはバッファを選択し、メモリ・ブロック２
１たはシステム・バス側にデータを送出する． く実施例〉 第ｌ図は、本発明のポート・サイズ調整回路２１を有す
るメモリ２を設置するシステム例である．この例のよう
に、本発明回路２１は、メモリ２の入出力部に設置する
だけで良く、他のカードに設置する必要はない． 尚、８ビット・データを取り扱うディスク制御部３はバ
スＵＵＤに接続し、１６ビット・データを取り扱う通信
制御部４はバスＯＤＤ及びバスＵＨＤに接続する． 第２図は本発明にかかるポート・サイズ調整回路２１の
具体的な構成を表わす図である．この図において、レジ
スタＲＥＧＯはメモリ２側のバスＵＵＤとシステム・バ
スＳＢ側のバスＵＵＯ 、レジスタＲＥＧ１はメモリ２
開のバスｕＨＤとシステム・バスＳＢ側のＵυ０、レジ
スタＲＥＧ２はメモリ２１１！Ｉのバス１８０とシステ
ム・バスＳＢ＠のバスＵＵＯ 、レジスタＲＥＧ３はメ
モリｉｌｌのバス１１０とシステム・バスＳＢ測のバス
ＵＵＤ 、レジスタＲＥＧ４はメモリ２側のバスＵＨＤ
とシステム・バスＳＢ側のバス０１４０、レジスタＲＥ
Ｇ５はメモリ２側のバスＬＬＤとシステム・バスＳＢＩ
ｌ′Ｉ！ＩのバスυＮＯ ，レジスタＲＥＧ６はメモリ
２測のバスＬＨＤとシステム・バスＳＢｆｆｌのバスし
ＨＤ、レジスタＲＥＧ７はメモリ２（１１のバスＬＬ［
ｌとシステム・バスＳＢ［ｌｌＩのバス１１０とを接続
し、それぞれクロックＲＥＧＣκにより、リード時、メ
モリ２からのリード・データを格納する． また、バッファＢυ［０はシステム・バスＳＢＩＩＩＩ
のバスＵＵ［ｌとメモリ２ＩＩｌｌのバスＵＵ［ｌ 、
バッファ圓Ｆ１はシステム・バスＳＢＩＩＩＩのバスυ
ＵＤとメモリ２側のバスＵＨＤ 、バッファＢＵＦ２は
システム・バスＳＢ側のバスＵＵＤとメモリ２１１１１
のバスＬＨＤ 、バッファＢＵＦ３はシステム・バスＳ
Ｂｌ１１ＩのバスＵＵＤとメモリ２１１１１ノハスＬＬ
Ｄ ， ＢＵＦ４ハシスｆム− ハス３ Ｂｆｌｌｌノ
バスＵＨＤとメモリ２０１１のバスυＨＤ 、バッファ
ＢＵＦ５はシステム・バスＳＢＩＩ！ＩのバスｕＨＤと
メモリ２側のバスＬＬＤ 、バッファＢＵＦ６はシステ
ム・バスＳＢ側のバス１８０とメモリ２Ｉｌ１のバス１
ＨＯ、バツファＢＵＦ７はシステム・バスＳＢ側のバス
ＬＬ［＋とメモリ２側のバスＬＬＤとを接続する。
更に、信号ＲＥＧＯＯＥ， ＲＥＧＩＯＥ， ＲＥＧ２
０Ｅ， ＲＥＧ３０Ｅ，ＲＥＧ４０Ｅ， ＲＥＧ５０Ｅ
， ＴＴＴｒ， ７ハ、各々ノレシスタＲＥＧＯ． Ｒ
ＥＧ１， ＲＥＧ２， ＲＥＧ３， ｎＥＧ４， ＲＥ
Ｇ５， ＲＥＧ６，ＲＥＧ７に対するアウトプット・イ
ネーブル信号である． 同様に、信号ＢＵＦＯＯＥ， ＢＵＦ１０Ｅ， ＢＵＦ
２０Ｅ， ＢＵＦ３０Ｅ，ＢＵＦ４０Ｅ， ＢＵＦ５０
Ｅ， ＢＵＦ６０Ｅ， ＢｔｌＦ７０Ｅハ、各々ノバッ
７ ｙＢＵＦｏ， ＢＵＦ１， ＢＵＦ２， ＢＵＦ３
， ＢＵＦ４， ＢＵＦ５， ＢＵＦ６，ＢＵＦ７に対
ずるアウトプット・イネーブル信号である． ここで、各カード毎に異なる８， １６． ３２ビット
のボートを指定するため、ビット信号ＰＳＩＺＥＩ，
ＰＳＩＺ［０を次の表のように定義する。
０Ｅ， ＲＥＧ３０Ｅ，ＲＥＧ４０Ｅ， ＲＥＧ５０Ｅ
， ＴＴＴｒ， ７ハ、各々ノレシスタＲＥＧＯ． Ｒ
ＥＧ１， ＲＥＧ２， ＲＥＧ３， ｎＥＧ４， ＲＥ
Ｇ５， ＲＥＧ６，ＲＥＧ７に対するアウトプット・イ
ネーブル信号である． 同様に、信号ＢＵＦＯＯＥ， ＢＵＦ１０Ｅ， ＢＵＦ
２０Ｅ， ＢＵＦ３０Ｅ，ＢＵＦ４０Ｅ， ＢＵＦ５０
Ｅ， ＢＵＦ６０Ｅ， ＢｔｌＦ７０Ｅハ、各々ノバッ
７ ｙＢＵＦｏ， ＢＵＦ１， ＢＵＦ２， ＢＵＦ３
， ＢＵＦ４， ＢＵＦ５， ＢＵＦ６，ＢＵＦ７に対
ずるアウトプット・イネーブル信号である． ここで、各カード毎に異なる８， １６． ３２ビット
のボートを指定するため、ビット信号ＰＳＩＺＥＩ，
ＰＳＩＺ［０を次の表のように定義する。
表
また、メモリ・リード／ライト信号Ｒ／Ｖについて、“
ｌ”をリード、“０”をライトとする．更に、データ・
ストローブ信号０３０をバスｕｕＤ、データ・ストロー
ブ信号ＤＳ１をバスｔｌＨＤ 、データ・ストローブ信
号ＯＳ２をバスＬＨＤ 、データ・ストロープ信号ＤＳ
３をバスＬＬＤに対応させる．このように各信号を定義
し、各レジスタ、各バッファを制御する論理回路部の論
理を次のように定義する． 即ち、 ＲＥＧＯＯＥ＝ Ｒ／−・ＤＳＯ ＲＥＧ１０Ｅ＝ ＰＳＩＺＥ１・ＰＳＩＺＥＯ・ Ｒ／
一・ＤＳ１ ＲＥＧ３０Ｅ＝ ＰＳＩＺＥＩ・ＰＳＩ２ＥＯ・ Ｒ／
Ｗ・ＩｔＥＧ４０Ｅ＝ ＰＳＩ７Ｅ１・ＰＳＩＺＥＯ・
Ｒ／Ｗ・十ＰＳｌ７Ｅ１ − ｖｙ『α１−・ ＲＥＧ５０Ｅ＝ＰＳＩ２Ｅ１・ＰＳＩＺＥＯ・ Ｒ／ｌ
（・ＲＥＧ６０Ｅ＝ ＰＳＩＺＥ１・ＰＳＩ７ＥＯ−
Ｒ／Ｖ・ＲＥＧ７０Ｅ＝ＰＳＩ２Ｅ１・ＰＳＴＺＥＯ
・ Ｒ／１４・ＢＵｒＯＯＥ＝ Ｒ／一・ ０８０ ＤＳ３ ＤＳＩ Ｒ／頁・ ＤＳ３ ＤＳ２ ＤＳ３ ＢＵＦ２０Ｅ＝Ｐ”ｉ丁７’ＴＴ− ＰＳＩＺＥ０・１
１／Ｌ ＤＳ２＋ ＰＳＩ２Ｅ１・ＰＳＩ２ＥＯ・ Ｒ
／Ｗ・０３２ＢＵＦ３０Ｅ＝ ＰＳＩ２Ｅ１ ・ＰＳＩ
７ＥＯ ・Ｒ／ｌｒ・ＤＳ３６υ１コＵＬ＝ Ｐｅｌｔ
ヒ１ ・ Ｐｌｕυ ・ バｌ袢 ・ １１）Ｊ ＢＵＦ６０Ｅ＝ＰＳＩＺＥ１− ＰＳＩＺＥＯ・ Ｒ／
Ｗ− ＯＳ２と定義する． このように論理回路を横成することにより、メモリ２の
（１）リード時、 （２）ライト時の動作は次の通りで
ある． （１）リード時 （ａ）システム・バスＳＢ側が３２ビットの場合ＣＰＵ
１がメモリ２からデータを読み出す場合であり、メモ！
．Ｊ２１１１１バスＵＵＤ ， ＵＨＤ ， ＬＨＤ
， ＬＬＤより、レジスタＲＥＧＯ． ＲＥＧ４． Ｒ
ＥＧ６， ＲＥＧ７を経由してシステム・バスＳＢＩＩ
ＩＩのバス０００ ， ＵＨＤ ， ＬＨＤ ，ＬＬＤ
に３２ビット・データが一度に送出される。
ｌ”をリード、“０”をライトとする．更に、データ・
ストローブ信号０３０をバスｕｕＤ、データ・ストロー
ブ信号ＤＳ１をバスｔｌＨＤ 、データ・ストローブ信
号ＯＳ２をバスＬＨＤ 、データ・ストロープ信号ＤＳ
３をバスＬＬＤに対応させる．このように各信号を定義
し、各レジスタ、各バッファを制御する論理回路部の論
理を次のように定義する． 即ち、 ＲＥＧＯＯＥ＝ Ｒ／−・ＤＳＯ ＲＥＧ１０Ｅ＝ ＰＳＩＺＥ１・ＰＳＩＺＥＯ・ Ｒ／
一・ＤＳ１ ＲＥＧ３０Ｅ＝ ＰＳＩＺＥＩ・ＰＳＩ２ＥＯ・ Ｒ／
Ｗ・ＩｔＥＧ４０Ｅ＝ ＰＳＩ７Ｅ１・ＰＳＩＺＥＯ・
Ｒ／Ｗ・十ＰＳｌ７Ｅ１ − ｖｙ『α１−・ ＲＥＧ５０Ｅ＝ＰＳＩ２Ｅ１・ＰＳＩＺＥＯ・ Ｒ／ｌ
（・ＲＥＧ６０Ｅ＝ ＰＳＩＺＥ１・ＰＳＩ７ＥＯ−
Ｒ／Ｖ・ＲＥＧ７０Ｅ＝ＰＳＩ２Ｅ１・ＰＳＴＺＥＯ
・ Ｒ／１４・ＢＵｒＯＯＥ＝ Ｒ／一・ ０８０ ＤＳ３ ＤＳＩ Ｒ／頁・ ＤＳ３ ＤＳ２ ＤＳ３ ＢＵＦ２０Ｅ＝Ｐ”ｉ丁７’ＴＴ− ＰＳＩＺＥ０・１
１／Ｌ ＤＳ２＋ ＰＳＩ２Ｅ１・ＰＳＩ２ＥＯ・ Ｒ
／Ｗ・０３２ＢＵＦ３０Ｅ＝ ＰＳＩ２Ｅ１ ・ＰＳＩ
７ＥＯ ・Ｒ／ｌｒ・ＤＳ３６υ１コＵＬ＝ Ｐｅｌｔ
ヒ１ ・ Ｐｌｕυ ・ バｌ袢 ・ １１）Ｊ ＢＵＦ６０Ｅ＝ＰＳＩＺＥ１− ＰＳＩＺＥＯ・ Ｒ／
Ｗ− ＯＳ２と定義する． このように論理回路を横成することにより、メモリ２の
（１）リード時、 （２）ライト時の動作は次の通りで
ある． （１）リード時 （ａ）システム・バスＳＢ側が３２ビットの場合ＣＰＵ
１がメモリ２からデータを読み出す場合であり、メモ！
．Ｊ２１１１１バスＵＵＤ ， ＵＨＤ ， ＬＨＤ
， ＬＬＤより、レジスタＲＥＧＯ． ＲＥＧ４． Ｒ
ＥＧ６， ＲＥＧ７を経由してシステム・バスＳＢＩＩ
ＩＩのバス０００ ， ＵＨＤ ， ＬＨＤ ，ＬＬＤ
に３２ビット・データが一度に送出される。
（ｂ）システム・バスＳＢ＠が１６ビットの場合通信制
御部４がメモリ２からデータを読み出すＣ Ｄ Ｍ Ａ
ｋ 送） ４ 合テア’）、，［：！Ｊ２ｆｌｌｌバ
スｕｕＤ，ＵＨＤ ， ＬＳＤ ， ＬＬＤより、はじ
めにレジスタＲＥＧＯ，ＲＥＧ４を経由し、次に、レジ
スタＲＥＧ２， ＲＥＧ５を経由し、２回に分けてシス
テム・バスＳＢｔｌｌｌバスＵＵＤ ，ＵＨＤに１６ビ
ット・データが送出される．（Ｃ）システム・バスＳＢ
ＩＪＩが８ビットの場合ディスク制御部３がメモリ２か
らデータを読み出す（ＤＭＡ転送）場合であり、メモリ
２開のバスＵＵＤ ， ＵＨＤ ， ＬＨＤ ， ＬＬ
Ｄ ヨリ、レジスタＲＥＧＯ，ＲＥＧＩ， ＲＥＧ２，
ＲＥＧ３の順番で経由し、４回に分けてシステム・バ
スＳＢｌＰＩのバスＵＵＤに８ビット・データが送出さ
れる。
御部４がメモリ２からデータを読み出すＣ Ｄ Ｍ Ａ
ｋ 送） ４ 合テア’）、，［：！Ｊ２ｆｌｌｌバ
スｕｕＤ，ＵＨＤ ， ＬＳＤ ， ＬＬＤより、はじ
めにレジスタＲＥＧＯ，ＲＥＧ４を経由し、次に、レジ
スタＲＥＧ２， ＲＥＧ５を経由し、２回に分けてシス
テム・バスＳＢｔｌｌｌバスＵＵＤ ，ＵＨＤに１６ビ
ット・データが送出される．（Ｃ）システム・バスＳＢ
ＩＪＩが８ビットの場合ディスク制御部３がメモリ２か
らデータを読み出す（ＤＭＡ転送）場合であり、メモリ
２開のバスＵＵＤ ， ＵＨＤ ， ＬＨＤ ， ＬＬ
Ｄ ヨリ、レジスタＲＥＧＯ，ＲＥＧＩ， ＲＥＧ２，
ＲＥＧ３の順番で経由し、４回に分けてシステム・バ
スＳＢｌＰＩのバスＵＵＤに８ビット・データが送出さ
れる。
（２）ライト時
（ａ）システム・バスＳＢＩｌＩＩが３２ビットの場合
ＣＰＵＩがメモリ２にデータを書き込む場合であり、シ
ステム・バスＳＢ［ｌｌＩのバスＵＵＤ ， ＵＨＤ
，ＬＨＤ ， ＬＩＤより、バッ７ ７ ＢＵＦＯ，
ＢＵＦ４， ＢＵＦ６，８ｔｌＦ７を経由して、メモ’
，１２１Ｊｌ！Ｉバス１１００ ， ｔｌｌ４［１ ，
ＬＨＤ ， ＬＩＤに３２ビット・データが一度に送出
される． （ｂ）システム・バスＳＢ（ｌ！Ｉが１６ビットの場合
通信制御部４がメモリ２ヘデータを書き込む（ＤＭＡ転
送）場合であり、システム・バスＳＢ側バスＵＩＩＤ
， ｔｌＨＤより、はじめにバッファＢＵＦ０，８ｔｌ
Ｆ４を介Ｌｒメー１１：！，Ｊ ２ｒＪＩＪ／（スｔｌ
ｔｌ［ｌ ， ｔｌＨＤ ヘ１６ビット・データが送出
され、次にバッファＢＵＦ２， ＢＵＦ５を介してメモ
リ２側バスＬＨＤ ， ＬＬＤに１６ビット・データが
送出され、２回に分けてデータが送出される． （Ｃ）システム・バスＳＲ！ｍが８ビットの場合ディス
ク制御部３がメモリ２ヘデータを書き込む（ＤＭＡ転送
）場合であり、システム・バスＳＢｆＩｌｌバスＵＵＤ
より、バッファＢＵＦＯを介してメモリ２測バスＵＵＤ
へ、バッファＢＵＦ１を介してメモリ２曲バス（１８０
へ、バッファＢＵＦ２を介してメモリｉｌｌバスＬＨＤ
へ、バッファＢＵＦ３を介してメモリ２Ｉｌ！！バス１
１．０へ、４回に分けて８ビット・データが送出される
． 以上のようにして、互いに取り扱うデータ・ビット幅が
異なるカードどうしであっても、メモリ２に設けた単一
のポート・サイズ調整回路２１で円滑にデータ転送を行
うことができる． また、第１図及び第２図の本発明回路の例では、ポート
・サイズ（データ・ビット幅）が異なるカードどうしを
対象としたが、これに限らず、１枚のカード内のブロッ
ク毎にポート・サイズが異なるような場合であっても本
発明回路を用いることはできる。
ＣＰＵＩがメモリ２にデータを書き込む場合であり、シ
ステム・バスＳＢ［ｌｌＩのバスＵＵＤ ， ＵＨＤ
，ＬＨＤ ， ＬＩＤより、バッ７ ７ ＢＵＦＯ，
ＢＵＦ４， ＢＵＦ６，８ｔｌＦ７を経由して、メモ’
，１２１Ｊｌ！Ｉバス１１００ ， ｔｌｌ４［１ ，
ＬＨＤ ， ＬＩＤに３２ビット・データが一度に送出
される． （ｂ）システム・バスＳＢ（ｌ！Ｉが１６ビットの場合
通信制御部４がメモリ２ヘデータを書き込む（ＤＭＡ転
送）場合であり、システム・バスＳＢ側バスＵＩＩＤ
， ｔｌＨＤより、はじめにバッファＢＵＦ０，８ｔｌ
Ｆ４を介Ｌｒメー１１：！，Ｊ ２ｒＪＩＪ／（スｔｌ
ｔｌ［ｌ ， ｔｌＨＤ ヘ１６ビット・データが送出
され、次にバッファＢＵＦ２， ＢＵＦ５を介してメモ
リ２側バスＬＨＤ ， ＬＬＤに１６ビット・データが
送出され、２回に分けてデータが送出される． （Ｃ）システム・バスＳＲ！ｍが８ビットの場合ディス
ク制御部３がメモリ２ヘデータを書き込む（ＤＭＡ転送
）場合であり、システム・バスＳＢｆＩｌｌバスＵＵＤ
より、バッファＢＵＦＯを介してメモリ２測バスＵＵＤ
へ、バッファＢＵＦ１を介してメモリ２曲バス（１８０
へ、バッファＢＵＦ２を介してメモリｉｌｌバスＬＨＤ
へ、バッファＢＵＦ３を介してメモリ２Ｉｌ！！バス１
１．０へ、４回に分けて８ビット・データが送出される
． 以上のようにして、互いに取り扱うデータ・ビット幅が
異なるカードどうしであっても、メモリ２に設けた単一
のポート・サイズ調整回路２１で円滑にデータ転送を行
うことができる． また、第１図及び第２図の本発明回路の例では、ポート
・サイズ（データ・ビット幅）が異なるカードどうしを
対象としたが、これに限らず、１枚のカード内のブロッ
ク毎にポート・サイズが異なるような場合であっても本
発明回路を用いることはできる。
〈発明の効果〉
メモリと直接データ転送（ＤＭＡ転送）を行うカードま
たはブロックでかつメモリのポート・サイズが自己のポ
ート・サイズと異なる場合、従来はカードまたはブロヅ
ク毎にポート・サイズ調整回路を有していたが、このポ
ート・サイズ調整回路をメモリ・カード、またはメモリ
・ブロックに集約することができ、この時、単一のポー
ト・サイズ調整回路を設置するだけで良いので、システ
ム全体として回路の簡単化を図ることができる。
たはブロックでかつメモリのポート・サイズが自己のポ
ート・サイズと異なる場合、従来はカードまたはブロヅ
ク毎にポート・サイズ調整回路を有していたが、このポ
ート・サイズ調整回路をメモリ・カード、またはメモリ
・ブロックに集約することができ、この時、単一のポー
ト・サイズ調整回路を設置するだけで良いので、システ
ム全体として回路の簡単化を図ることができる。
第１図は本発明のポート・サイズ調整回路を用いたシス
テム全体を表わす図、第２図は本発明のポート・サイズ
調整回路の構成を表わす図、第３図は従来のポート・サ
イズ調整回路を用いたシステム全体を表わす図である．
テム全体を表わす図、第２図は本発明のポート・サイズ
調整回路の構成を表わす図、第３図は従来のポート・サ
イズ調整回路を用いたシステム全体を表わす図である．
Claims (1)
- （１）メモリ・ブロックの入出力側に設けられ、前記メ
モリ・ブロックとシステム・バスを介して接続され前記
メモリ・ブロックのデータ・ビット幅と同一または小さ
いデータ・ビット幅を持つ入出力ブロックとのデータ転
送に関与するポート・サイズ調整回路において、前記メ
モリ・ブロックのデータ・ビット幅及び前記システム・
バスのデータ・ビット幅を等分割し、この等分割したデ
ータ毎に当該データを格納するレジスタ群を前記メモリ
・ブロック側に設け、前記等分割したデータ毎に当該デ
ータを通過させるバッファ群を前記システム・バス側に
設け、転送すべきデータ・ビット幅を表わすビット信号
に応じて、メモリ・リード時に転送すべきデータ・ビッ
ト幅に対応するレジスタを前記レジスタ群から少なくと
も１個選択して等分割した前記システム・バスのデータ
・ビット幅の所定位置に送出指示するとともにメモリ・
ライト時に転送すべきデータ・ビット幅に対応するバッ
ファを前記バッファ群から少なくとも１個選択して等分
割した前記メモリ・ブロックのデータ・ビット幅の所定
位置に送出指示する論理回路部を設けてなるポート・サ
イズ調整回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23072789A JPH0392953A (ja) | 1989-09-06 | 1989-09-06 | ポート・サイズ調整回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23072789A JPH0392953A (ja) | 1989-09-06 | 1989-09-06 | ポート・サイズ調整回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0392953A true JPH0392953A (ja) | 1991-04-18 |
Family
ID=16912357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23072789A Pending JPH0392953A (ja) | 1989-09-06 | 1989-09-06 | ポート・サイズ調整回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0392953A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005328733A (ja) * | 2004-05-18 | 2005-12-02 | Ccs Inc | 除湿機構及び植物育成装置 |
| JP2008176571A (ja) * | 2007-01-18 | 2008-07-31 | Sharp Corp | データ転送装置及びデータ転送方法 |
-
1989
- 1989-09-06 JP JP23072789A patent/JPH0392953A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005328733A (ja) * | 2004-05-18 | 2005-12-02 | Ccs Inc | 除湿機構及び植物育成装置 |
| JP2008176571A (ja) * | 2007-01-18 | 2008-07-31 | Sharp Corp | データ転送装置及びデータ転送方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH01220053A (ja) | バス転送制御方式 | |
| JPS5925254B2 (ja) | デイジタル・デ−タ処理装置 | |
| US3997771A (en) | Apparatus and method for performing an arithmetic operation and multibit shift | |
| US6370630B1 (en) | Method and apparatus for controlling data flow in a data processor | |
| JPH0392953A (ja) | ポート・サイズ調整回路 | |
| JPS60262253A (ja) | メモリデ−タ処理回路 | |
| EP0114683B1 (en) | Arithmetic unit | |
| JPS62252584A (ja) | デイスクユニツト制御装置 | |
| JPS6237429B2 (ja) | ||
| JP2568443B2 (ja) | データサイジング回路 | |
| JPS61289448A (ja) | バツフア記憶装置 | |
| JPH04160458A (ja) | Ｄｍａコントローラ周辺回路 | |
| JPH10312356A (ja) | データ転送装置 | |
| JPH04363760A (ja) | ディジタル信号処理プロセッサ | |
| JPS6054056A (ja) | ビットデ−タ書込メモリインタ−フェ−ス回路 | |
| JP3028616B2 (ja) | 色画像処理装置 | |
| JPH0588970A (ja) | メモリシステム | |
| JPH0625966B2 (ja) | マイクロプログラム制御装置 | |
| JPS5998363A (ja) | メモリ装置 | |
| JPS5822445A (ja) | デジタル映像処理用演算装置 | |
| JPH0644066A (ja) | 情報処理装置 | |
| JPH086760A (ja) | データ処理装置 | |
| JPH03217956A (ja) | データ書き込み制御方式 | |
| JPH02128251A (ja) | 描画アドレス演算方式 | |
| JPH0545978B2 (ja) |