JPS6091470A - デ−タ転送回路 - Google Patents
デ−タ転送回路Info
- Publication number
- JPS6091470A JPS6091470A JP19865183A JP19865183A JPS6091470A JP S6091470 A JPS6091470 A JP S6091470A JP 19865183 A JP19865183 A JP 19865183A JP 19865183 A JP19865183 A JP 19865183A JP S6091470 A JPS6091470 A JP S6091470A
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- JP
- Japan
- Prior art keywords
- shift register
- memory
- signal
- shift
- address
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- Granted
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は第１のメモリ（ＲＡＭ又はＲＯＭ ）から読
出したデータを第２のメモリ（ＲＡＭ）の同一アドレス
位置に書込むだめのデータ転送回路に関するものである
。
出したデータを第２のメモリ（ＲＡＭ）の同一アドレス
位置に書込むだめのデータ転送回路に関するものである
。
従来この種の装置として第１図に示すものがあった。図
において（１１は制御ロジック、（２）は第１のシフト
レジスタ（以下シフトレジスタの図面記号を８ＲＧとす
る）、（３）は第２のシフトレジスタ、（４）は第１の
メモリ、（５）は第２のメモリ、（６）？ｉアドレス信
号をビット直列の形で伝送する伝送路、（７）はデータ
の入出力線（データの図面記号をＤＡＴＡ とする）、
（８）はアドレスカウンタ、（９）はアドレスクロック
、（１０はシフトロード制御信号（図面記号をＳＡとす
る）、αηはシフトレジスタ（２） 、 （３）をシフ
トするクロック（図面記号をＣＬＯＣＫとする）、←の
。
において（１１は制御ロジック、（２）は第１のシフト
レジスタ（以下シフトレジスタの図面記号を８ＲＧとす
る）、（３）は第２のシフトレジスタ、（４）は第１の
メモリ、（５）は第２のメモリ、（６）？ｉアドレス信
号をビット直列の形で伝送する伝送路、（７）はデータ
の入出力線（データの図面記号をＤＡＴＡ とする）、
（８）はアドレスカウンタ、（９）はアドレスクロック
、（１０はシフトロード制御信号（図面記号をＳＡとす
る）、αηはシフトレジスタ（２） 、 （３）をシフ
トするクロック（図面記号をＣＬＯＣＫとする）、←の
。
ａ３は読出し／書込みの制御信号（図面記号をしＷトス
る）、Ｑ４．（１！Ｉｓはｎビットのアドレス信号であ
る。
る）、Ｑ４．（１！Ｉｓはｎビットのアドレス信号であ
る。
制御ロジック（１）から送出されるアドレスクロック（
９）によってアドレスカウンタ（８）内のｎビットのビ
ットパターンが変化しこのビットパターンをアドレス信
号Ｑ４として第１のメモリ（４）へアクセスする。同時
にアドレス信号０４は第１のシフトレジスタ（２）の並
列入力端子からロードされ、ロードされた後ではシフト
ロード制御信号００がシフトとなり、クロック０］）に
よりシフトレジスタ（２） 、 （３１が同時にシフト
され、シフトレジスタ（２）から伝送路（６）上にシフ
トアウトされたビットがシフトレジスタ（３）に入力さ
れｎ個のシフトクロックの後シフトレジスタ（３）の内
容はアドレスカウンタ（８）の内容と同一になる。すな
わち、アドレス信号α４はアドレス信号へ！３と同様に
なる。この時制御信号０埴を読出しとし、制御信号α３
を書込みとして制御すると第１のメモリ（４）の内容が
第２のメモリの同一アドレス位置へ書込まれる。制御信
号α２．αＪの読出し書込みの制御を変化することによ
って第２のメモリ（５）から読出して第１のメモリ（４
）へ書込むこともできる。１つのデータの転送が終ると
、アドレスクロック（９）が入力されてアドレスカウン
タ（８）の内容が変化し次のデータの転送が行われる。
９）によってアドレスカウンタ（８）内のｎビットのビ
ットパターンが変化しこのビットパターンをアドレス信
号Ｑ４として第１のメモリ（４）へアクセスする。同時
にアドレス信号０４は第１のシフトレジスタ（２）の並
列入力端子からロードされ、ロードされた後ではシフト
ロード制御信号００がシフトとなり、クロック０］）に
よりシフトレジスタ（２） 、 （３１が同時にシフト
され、シフトレジスタ（２）から伝送路（６）上にシフ
トアウトされたビットがシフトレジスタ（３）に入力さ
れｎ個のシフトクロックの後シフトレジスタ（３）の内
容はアドレスカウンタ（８）の内容と同一になる。すな
わち、アドレス信号α４はアドレス信号へ！３と同様に
なる。この時制御信号０埴を読出しとし、制御信号α３
を書込みとして制御すると第１のメモリ（４）の内容が
第２のメモリの同一アドレス位置へ書込まれる。制御信
号α２．αＪの読出し書込みの制御を変化することによ
って第２のメモリ（５）から読出して第１のメモリ（４
）へ書込むこともできる。１つのデータの転送が終ると
、アドレスクロック（９）が入力されてアドレスカウン
タ（８）の内容が変化し次のデータの転送が行われる。
アドレス信号の伝送に関しては、さきに説明したように
第１のシフトレジスタ（２）は並直列変換装置として動
作し、第２のシフトレジスタ（３）は直並列変換装置と
して動作し伝送路（６）上にはクロツク０力１個ごとに
１ビツトが伝送される。ｎビットのアドレス信号によっ
て構成できるビットパターンの全種類は２ｎ存在し、し
たがって、ＪａＩ類がｎビットのアドレス信号を２ｎ種
類、伝送路（６）によって伝送するためには♂Ｘ２のク
ロック（１１１を必要とする。
第１のシフトレジスタ（２）は並直列変換装置として動
作し、第２のシフトレジスタ（３）は直並列変換装置と
して動作し伝送路（６）上にはクロツク０力１個ごとに
１ビツトが伝送される。ｎビットのアドレス信号によっ
て構成できるビットパターンの全種類は２ｎ存在し、し
たがって、ＪａＩ類がｎビットのアドレス信号を２ｎ種
類、伝送路（６）によって伝送するためには♂Ｘ２のク
ロック（１１１を必要とする。
以上のように、第１図に示す従来の回路では１つのデー
タを転送するためのｎビットのアドレス信号全伝送する
のにｎビットのクロック時間を必要とし、アドレス信号
の伝送のために必要な時間が多くなり過ぎるという欠点
があった。
タを転送するためのｎビットのアドレス信号全伝送する
のにｎビットのクロック時間を必要とし、アドレス信号
の伝送のために必要な時間が多くなり過ぎるという欠点
があった。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、この発明では、第１のシフトレジ
スタの直列信号出力端子からその直列信号入力端子へ信
号を帰還する帰還回路を設け、かつこの帰還回路により
最大周期系列が生成されるようにして、アドレスカウン
タのビットパターンの代りにシフトレジスタ内のビット
パターンそのものをアドレス信号とし、かつ第１のシフ
トレジスタの直列信号入力端子に入力する信号を伝送路
により伝送して第２のシフトレジスタの直列信号入力端
子に入力し、この１ビツトが伝送路上ニ伝送され、第１
及び第２のシフトレジスタがシフトされるたびに、第１
のシフトレジスタと第２のシフトレジスタのビットパタ
ーンが互に同一のビットパターンを保ちなから朗次更新
されてゆくようにし、データ転送におけるアドレス伝送
のために必要とする時間を短縮したものである。
めになされたもので、この発明では、第１のシフトレジ
スタの直列信号出力端子からその直列信号入力端子へ信
号を帰還する帰還回路を設け、かつこの帰還回路により
最大周期系列が生成されるようにして、アドレスカウン
タのビットパターンの代りにシフトレジスタ内のビット
パターンそのものをアドレス信号とし、かつ第１のシフ
トレジスタの直列信号入力端子に入力する信号を伝送路
により伝送して第２のシフトレジスタの直列信号入力端
子に入力し、この１ビツトが伝送路上ニ伝送され、第１
及び第２のシフトレジスタがシフトされるたびに、第１
のシフトレジスタと第２のシフトレジスタのビットパタ
ーンが互に同一のビットパターンを保ちなから朗次更新
されてゆくようにし、データ転送におけるアドレス伝送
のために必要とする時間を短縮したものである。
以下この発明の実施例を図面について説明する。
第２図はこの発明の一実施例を示すブロック図であって
、第２図において第１図と同一符号は同−又は相当部分
を示し、（ＩＱは第１のシフトレジスタ（２）の直列信
号出力端子の信号、αη、０→、（１９はそれぞれＭｏ
ｄ ２ （法２）の加算器、（イ）は制御情報（以下０
／Ｍと略記する）、Ｑ］）、（イ）はシフトレジスタ（
２）の各所定段のビットの信号論理を示す。（ハ）はリ
セット信号（図面記号をリセットとする）である。
、第２図において第１図と同一符号は同−又は相当部分
を示し、（ＩＱは第１のシフトレジスタ（２）の直列信
号出力端子の信号、αη、０→、（１９はそれぞれＭｏ
ｄ ２ （法２）の加算器、（イ）は制御情報（以下０
／Ｍと略記する）、Ｑ］）、（イ）はシフトレジスタ（
２）の各所定段のビットの信号論理を示す。（ハ）はリ
セット信号（図面記号をリセットとする）である。
シフトレジスタ（２） 、 （３）はリセット信号（ハ
）により同時にリセットされ、その直列信号入力端子に
は伝送路（６）を介して常に同一信号が加えられており
、同一のクロックα■によってシフトされるので、第１
のシフトレジスタ（２）と第２のシフトレジスタ（３）
の内容は常に同一に保たれ、したがってアドレス信号α
４とαυは常に互に同一に保たれる。
）により同時にリセットされ、その直列信号入力端子に
は伝送路（６）を介して常に同一信号が加えられており
、同一のクロックα■によってシフトされるので、第１
のシフトレジスタ（２）と第２のシフトレジスタ（３）
の内容は常に同一に保たれ、したがってアドレス信号α
４とαυは常に互に同一に保たれる。
すなわち、リセット信号（ハ）が加えられると、シフト
レジスタ＜２）、 ＜３）の内容は「０００・・・００
０」となり、第１のメモリ（４）の第０番地から読出さ
れたデータが第２のメモリ（５）の第０番地に書込まれ
る。次にＯ／ Ｍ ｆｉを論理「１」にしてクロックα
ηが出力されると、シフトレジスタ（２）、 （３）の
内容は「１００・・・０００」となり、第１のメモリ（
４）の第１番地から読出されたデータが第２のメモリ（
５）の第１番地に書込まれる。その後はＯ７月翰は論理
「０」に保っておくので、加算器０杓の出力の論理がそ
のまま加算器α呻の出力の論理としてシフトレジスタ（
２） 、 （３）に入力される。信号Ｑ＊ 、 ＠］）
、（イ）の論理が「０」である間は加算器αｌの信号
論理は「０」であり、最初にＯ／Ｍｆｉを「１」にして
入力した論理「１」のピットが順次シフトされてゆくだ
けであるが、この論理「１」のビットが信号＠の段まで
来ると、加算器ａ→の出力が論理「１」となりこれが加
算器０Ｉの出力となってシフトレジスタ（２）。
レジスタ＜２）、 ＜３）の内容は「０００・・・００
０」となり、第１のメモリ（４）の第０番地から読出さ
れたデータが第２のメモリ（５）の第０番地に書込まれ
る。次にＯ／ Ｍ ｆｉを論理「１」にしてクロックα
ηが出力されると、シフトレジスタ（２）、 （３）の
内容は「１００・・・０００」となり、第１のメモリ（
４）の第１番地から読出されたデータが第２のメモリ（
５）の第１番地に書込まれる。その後はＯ７月翰は論理
「０」に保っておくので、加算器０杓の出力の論理がそ
のまま加算器α呻の出力の論理としてシフトレジスタ（
２） 、 （３）に入力される。信号Ｑ＊ 、 ＠］）
、（イ）の論理が「０」である間は加算器αｌの信号
論理は「０」であり、最初にＯ／Ｍｆｉを「１」にして
入力した論理「１」のピットが順次シフトされてゆくだ
けであるが、この論理「１」のビットが信号＠の段まで
来ると、加算器ａ→の出力が論理「１」となりこれが加
算器０Ｉの出力となってシフトレジスタ（２）。
（３）に論理「１」の信号が入力されることになる。
このようにして、信号ａｓ 、 ＊ｎ 、（ハ）の加算
器αη、α→。
器αη、α→。
（至）による帰還によってシフトレジスタ（２）内のビ
ットパターンの変化周期が最大周期系列を生成するよう
に接続されているので、シフトレジスタ（２）の内容は
ｎピットで構成される２種類のビットパターンのうち「
０００・・・０００」のビットパターンを除いた（ ２
ｎ−１）種類のビットパターンの変化を繰返すことにな
る。最初のリセット信号（ハ）によって「０００・・・
０００］のビットパターンが作られるので、第１図のア
ドレスカウンタ（８）で発生する２ｎのビットパターン
のすべてが、第２図のシフトレジスタ（２）内で発生す
る（各ビットパターンの発生順序は異るが）結果となり
、第１のメモ１月４）内の２ｎ個のデータのすべてを第
２のメモ１月５）へ転送することができる。また、以上
の説明から明らかなように、アドレス信号の変化のため
、第１図の回路ではｎビットのアドレス信号を直列伝送
する必要があったが、第２図の回路では１ビツトだけを
伝送すればよいことにかり、アドレス信号の伝送の為に
必要とする時間を著しく短縮することができる。
ットパターンの変化周期が最大周期系列を生成するよう
に接続されているので、シフトレジスタ（２）の内容は
ｎピットで構成される２種類のビットパターンのうち「
０００・・・０００」のビットパターンを除いた（ ２
ｎ−１）種類のビットパターンの変化を繰返すことにな
る。最初のリセット信号（ハ）によって「０００・・・
０００］のビットパターンが作られるので、第１図のア
ドレスカウンタ（８）で発生する２ｎのビットパターン
のすべてが、第２図のシフトレジスタ（２）内で発生す
る（各ビットパターンの発生順序は異るが）結果となり
、第１のメモ１月４）内の２ｎ個のデータのすべてを第
２のメモ１月５）へ転送することができる。また、以上
の説明から明らかなように、アドレス信号の変化のため
、第１図の回路ではｎビットのアドレス信号を直列伝送
する必要があったが、第２図の回路では１ビツトだけを
伝送すればよいことにかり、アドレス信号の伝送の為に
必要とする時間を著しく短縮することができる。
また、上記実施例において第２のメモリ（５）は書込み
読出しが可能なＲＡＭであることが必要であるが、第１
のメモリ（４）は読出し目的に使用する場合、ＲＡＭで
あってもＲＯＭやスイッチ等の固定されたメモリであっ
てもよい。なお、伝送路（６）、入出力線（７）が無線
伝送路であっても有線伝送路であっても、アドレス信号
の伝送時間を短縮する目的に対しては同様に有効である
。
読出しが可能なＲＡＭであることが必要であるが、第１
のメモリ（４）は読出し目的に使用する場合、ＲＡＭで
あってもＲＯＭやスイッチ等の固定されたメモリであっ
てもよい。なお、伝送路（６）、入出力線（７）が無線
伝送路であっても有線伝送路であっても、アドレス信号
の伝送時間を短縮する目的に対しては同様に有効である
。
以上のようにこの発明によれば、第１及び第２のシフト
レジスタの直列信号入力端子に同一信号を与え、この２
つのシフトレジスタを同一のクロックによりシフトし、
かつ第１のシフトレジスタを最長周期系列を生成するよ
うに帰還接続を構成したので、第２のシフトレジスタへ
はその直列信号入力端子へ１ビツトの信号を伝送するだ
けで、第１、第２のシフトレジスタの内容の一致を保ち
ながらその内容を変化してゆくことができ、回路構成が
簡単で、かつアドレス信号の伝送時間を短縮することが
できる。
レジスタの直列信号入力端子に同一信号を与え、この２
つのシフトレジスタを同一のクロックによりシフトし、
かつ第１のシフトレジスタを最長周期系列を生成するよ
うに帰還接続を構成したので、第２のシフトレジスタへ
はその直列信号入力端子へ１ビツトの信号を伝送するだ
けで、第１、第２のシフトレジスタの内容の一致を保ち
ながらその内容を変化してゆくことができ、回路構成が
簡単で、かつアドレス信号の伝送時間を短縮することが
できる。
第１図は従来の回路を示すブロック図、第２図はこの発
明の一実施例を示すブロック図である。 （２）・・・第１のシフトレジスタ、（３）・・・第２
のシフトレジスタ、（４）・・・第１のメモリ、（５）
・・・第２のメモリ、（６）・・・アドレス伝送路、（
７）・・・、入出力線、０］）・・・シフトクロック、
αη、 Ｃ１ｌ 、 （１＝ｅ・・・Ｍｏｄ ２の加算
器。 尚、各図中同一符号は同−又は相当部分を示す。 代理人大岩増雄 第２図 手続補正書（自発） １、事件の表示 特願昭５８−１９８６５１号２、発明
の名称 データ転送回路 ３、補正をする者 名 称 （６０１）三菱電機株式会社 代表者片由仁八部 ４、代理人 ５、補正の対象 ６、補正の内容 （１） 明細書第５頁第２行目「２ｎ×２」とあるを「
２ｎｘｎ」と訂正する。 （２） 同書オ６頁第１６行目及びオ１７行目に「リセ
ット」とあるをそれぞれｒ Ｒｅ５ｅｔ ｊと訂正する
。 （以上）
明の一実施例を示すブロック図である。 （２）・・・第１のシフトレジスタ、（３）・・・第２
のシフトレジスタ、（４）・・・第１のメモリ、（５）
・・・第２のメモリ、（６）・・・アドレス伝送路、（
７）・・・、入出力線、０］）・・・シフトクロック、
αη、 Ｃ１ｌ 、 （１＝ｅ・・・Ｍｏｄ ２の加算
器。 尚、各図中同一符号は同−又は相当部分を示す。 代理人大岩増雄 第２図 手続補正書（自発） １、事件の表示 特願昭５８−１９８６５１号２、発明
の名称 データ転送回路 ３、補正をする者 名 称 （６０１）三菱電機株式会社 代表者片由仁八部 ４、代理人 ５、補正の対象 ６、補正の内容 （１） 明細書第５頁第２行目「２ｎ×２」とあるを「
２ｎｘｎ」と訂正する。 （２） 同書オ６頁第１６行目及びオ１７行目に「リセ
ット」とあるをそれぞれｒ Ｒｅ５ｅｔ ｊと訂正する
。 （以上）
Claims (1)
- 【特許請求の範囲】 第１のメモリから読出したデータを第２のメモリの同一
アドレス位置に書込むためのデータ転送回路において、 上記第１のメモリへアクセスするｎビットのアドレス信
号を作成するために設けられるｎビットの長さの第１の
シフトレジスタと、 上記第２のメモリへアクセスするｎビットのアドレス信
号を作成するために設けられるｎビットの長さの第２の
シフトレジスタと、 上記第１のシフトレジスタの直列信号出力端子からその
直列信号入力端子へ、当該シフトレジスタ内のビットパ
ターンの変化周期が最大周期系列を生成するように帰還
した帰還回路と、上記第１のシフトレジスタの直列信号
入力端子の信号を上記第２のシフトレジスタの直列信号
入力端子の信号として接続する伝送路と、上記第１及び
上記第２のシフトレジスタを同一のクロックによってシ
フトする手段と、上記第１及び上記第２のシフトレジス
タを同時にリセットする手段と、 上記リセットの直後のクロックの時点で上記第１のシフ
トレジスタの直列信号入力端子へ論理「１」の信号を入
力する手段とを備えたことを特徴とするデータ転送回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19865183A JPS6091470A (ja) | 1983-10-24 | 1983-10-24 | デ−タ転送回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19865183A JPS6091470A (ja) | 1983-10-24 | 1983-10-24 | デ−タ転送回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6091470A true JPS6091470A (ja) | 1985-05-22 |
| JPH0562385B2 JPH0562385B2 (ja) | 1993-09-08 |
Family
ID=16394758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19865183A Granted JPS6091470A (ja) | 1983-10-24 | 1983-10-24 | デ−タ転送回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6091470A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5530727A (en) * | 1978-08-22 | 1980-03-04 | Nec Corp | Information processor |
-
1983
- 1983-10-24 JP JP19865183A patent/JPS6091470A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5530727A (en) * | 1978-08-22 | 1980-03-04 | Nec Corp | Information processor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0562385B2 (ja) | 1993-09-08 |
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