JPH02275547A

JPH02275547A - 記憶装置

Info

Publication number: JPH02275547A
Application number: JP9631589A
Authority: JP
Inventors: Tokunori Okuya; 奥谷　徳典
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1989-04-18
Filing date: 1989-04-18
Publication date: 1990-11-09

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、独立に動作可能なメモリバンクを複数個有す
る記憶装置に関する。

〔従来の技術〕

従来、独立に動作可能なメモリバンクを複数個有する記
憶装置が知られている。第２図はこの種の従来の記憶装
置のブロック図であって、第２図では、独立に動作可能
なメモリバンクを簡略化のため４個としブロック転送回
数が４回の場合を示している。

第２図において、中央処理装置１から動作指定線１′を
介して動作指令が受信制御回路２に送出されると、受信
制御回路２は、動作指令を解読し、メモリバンク７０乃
至７３にそれぞれ対応して設けられているタイミング発
生回路３０乃至３３、アドレスレジスタ５０乃至５３、
書込ミｙ”−１ｖジスタロ０乃至６３のそれぞれに必要
時刻に順次動作開始指示又はセット信号を送出する。

また中央処理装置１からはアドレス線１〃を介してアド
レス情報がアドレス受信レジスタ４に送られ、さらにア
ドレス受信レジスタ４のアドレス情報はアドレスレジス
タ５０乃至５３に送られる。

このアドレス情報は、ブロック転送動作の開始アドレス
を指定するものであシ、ブロック転送動作開始時に１回
のみ送出される。また中央処理装置１からは書込みデー
タ線１′を介して書込みデータレジスタ６０乃至６３に
書込みデータが送出される。

このようにして、メモリ／４ンク７０乃至７３はメモリ
ノ々ンク７０，７１，７２．７３の屓に動作制御がなさ
れ、書込み時には書込みデータレジスタ６０乃至６３か
らの書込みデータが書込まれ、また読出し時にはメモリ
バンク７０乃至７３からブロックデータが順次に読出さ
れ選択回路８により選択され、読出しデータ線８′を介
して中央処理袋＠１にブロック転送されるようになって
いる。

〔発明が解決しようとする課題〕

しかしながら、上述した従来の記憶装置では、独立に動
作可能なメそリパンク（メモリアレイ）に対応してそれ
ぞれ設けられた各タイミング発生回路３０乃至３３、各
アドレスレジスタ５０乃至５３が受信制御回路２からそ
れぞれ信号を受取り、！！、た各アドレスレゾスタ５０
乃至５３のそれぞれがアドレス受信レジスタ４からアド
レス情報を受取るようになってい九ので、回路が複雑と
なりており、ハードウェア量が多いという欠点があった
。

また上記欠点は、ブロック転送回数が増すほどすなわち
メモリバンク数が増大する程顕著になる傾向にあった。

本発明は上述した従来の欠点を改善したもので、その目
的は、メモリバンクを制御する回路を簡略化し・・−ド
ウエア量を低減することが可能であり、メモリバンク数
を増加させてもノ・−ドウエア量の増加を抑えることの
可能な構造の記憶装置を提供することにある。

〔課題を解決するための手段〕

本発明の記憶装置は、各メモリ・々ンクのタイミング信
号を生成するタイミング制御回路がシリアルに接続され
たレジスタ群で構成され、各メモリノ々ンクへのアドレ
ス情報を供給するアドレス制御回路がシリアルに接続さ
れたレジスタ群で構成されている。

〔作用〕

タイミング制御回路は、１番目に動作するメモリバンク
に対応するタイミング信号を生成すると、これを１番目
のメモリバンクに送るとともに、このタイミング信号を
シリアルに接続されたレジスタ群で順次にずらし、２番
目以後のメモリバンクに対応するタイミング信号を生成
し、これを２番目以後のメモリ／譬ンクに送る。またア
ドレス制御回路も、１番目に動作するメモリバンクへア
ドレス情報を供給するとともに、このアドレス情報をシ
リアルに接続されたレジスタ群で順次にずらし、２番目
以後のメモリバンクへ供給する。これによって各メモリ
・々ンクの続出し／書込み動作が順次に行なわれるよう
制御することができる。

〔実施例〕

以下、本発明の一実施例を図面を参照して説明する。第
１図は本発明の一実施例のブロック図である。

なお第１図において、第２図と同一動作を行う箇所は第
２図と同一の符号を用いている。第１図におし１で、受
信制御回路２０は、中央処理装置丁からの動作指令を解
読しメモリバンク７０に対応したタイミング発生回路３
０に動作開始信号を送出し２アトｔ／スレ・ゾスタ５０
にセント信号を送出すると共にメモリバンク７０乃至７
３に対応する史込みデータレジスタ６０乃至６３にそれ
ぞれセット信号を送出するようになっている。

本実施例では、タイミング発生回路３０で生成したタイ
ミング信号をタイミング発生回路３０にシリアルに接続
されたタイミングレジスタ３１０゜３２０．３３０に順
次に送り、タイミング発生回路３０で生成したタイミン
グ信号をメモリバンク７０に供給し、タイミングレジス
タ３１０，３２０゜３３０で発生したタイミング信号を
メモリバンク７１．７２．７３に供給するようになりて
いる。

また、中央処理装置１からはアドレス線ＩＮを介ｌ、２
てアドレス情報がアドレスレジスタ５０に送られ、アド
レスレジスタ５０のアドレス情報はメモリバンク７０に
供給されるようになっている１本実施例では、アドレス
レジスタ５０からのアドレス情報ヲサらに”アドレスレ
ジ７スタ５０にシリアルに接続されたアドレスレジスタ
５１０　、５２０．５３０に順次に送ｐ、各アドレスレ
ゾスタ５１０，５２０゜５３０１Ｃ順次に送り、名−ア
ドレスレゾ７、夕５１（し５２０．５３０からの７゛ド
レス情報をメモリ、Ｊンり７１．７２．７３にそれぞれ
供給するようになっている。これによシ、メモリアレイ
７０．７１゜７２．７３の動作タイミングは１クロツク
づつずれて動作するようになっている。

なお書込みデータレジスタ６０．６１．６２゜６３は、
従来と同様の構成となっており、これらには中央処理装
置１から書込みデータ線１肩を介して書込みデータが送
られ、これらの書込みデータを対応したメモリアレイ７
０．７１，７２．７３に供給するようになっている。

次にこのような構成の記憶装置の動作を説明する。タイ
ミング発生回路３０は、受信制御回路２０より動作開始
指示を受信し、タイミング信号を生成してこれをメモリ
バンク７０に供給する。

このタイミング信号はタイミングレジスタ３１０゜３２
０．３３０に順次に転送され、タイミングレジスタ３１
０，３２０，３３０からのタイミング信号はメモリバン
ク７１．７２．７３に供給される。タイミング発生回路
３０、タイミングレジスタ３１０，３２０．３３０から
のタイミング信号は１クロツク分づつずれてメモリバン
ク７０　、７１　。

７２．７３に送られるので、メモリバンク７０゜７Ｌ、
７２．７３の動作タイミングは１クロツクづつずれる。

またアドレスレジスタ５０には中央処理装置１からアド
レス線１１を介してのアドレス情報が受信制御回路２０
からのセット信号に基づき受信され、アドレスレジスタ
５０はメモリバンク７０に受信したアドレス情報を供給
する。アドレスレジスタ５０で受信されたアドレス情報
は、アドレスレジスタ５１０，５２０．５３０に順次に
送られ、アドレスレジスタ５１０．！５２０．５３０か
らのアドレス情報はメモリバンク７１，７２，７３に１
クロツク分づつずれて順次に供給される。

また中央処理装置１からは、ブロック転送回数（第１図
の例では４回）分だけ時分割されて書込みデータが書込
みデータ線１＃に送出され、各書込みデータレシスタロ
０，６１，６２．６３には、これらの時分割された書込
みデータが受信制御回路２０からのセット信号に基づい
て順次にセットされ、対応するメモリバンク７０．７１
，７２゜７３に供給される。

このようにして各メモリ・々ンク７０，７１゜７２．７
３は、タイミング発生回路３０．タイミングレジスタ３
１０，３２０，３３０からのタイミング信号によって順
次に動作し、各メモリバンク７０．７１，７２．７３に
はそれぞれアドレスレジスタ５０，５１０，５２０，５
３０からのアドレス情報に基づくアドレス位置に書込み
データレジスタ６０，６１，６２．６３からの書込みデ
ータが順次に書込まれる。

各メモリバンク７０　、７１　、７２　、７３の読出し
動作も書込みデータレシスタロ０．６１，６２゜６３が
動作しないことを除き、書込み時と同様にしてなされ、
メモリバンク７０乃至７３から読出されたデータは選択
回路８において受信制御回路２０の指示に従って順次選
択され、読出しデータ線８′を介して中央処理装置１に
送られる。

このように本実施例の記憶装置は、第２図に示した従来
の記憶装置と同様にメモリバンク７０乃至７３の読出し
／書込み制御動作を順次に行なうようになっているが、
本実施例では、タイミング発生回路３０にシリアルに接
続されたタイミングレジスタ３１０，３２０，３３０か
らメモリバンク７１．７２．７３へのタイミング信号を
生成するようにし、また、アドレスレジスタ５０にシリ
アルに接続されたアドレスレジスタ５１０，５２０゜５
３０からメモリバンク７１．７２．７３へのアドレス情
報を生成するようにしているので、受信制御回路２０か
らの配線本数を減少させることができて、また第２図に
示したアドレス受信レジスタ４を省略することができて
、制御回路を簡略化することができる。

〔発明の効果〕

以上に説明し九ように本発明によれば、タイミング制御
回路、アドレス制御回路をシリアル接続のレジスタ群で
構成しているので、制御回路を簡単化し、ハードウェア
量を削減することができるという効果がある。

特に本発明の上記効果は、ブロック転送回数が。

増しメモリバンクの数が増えるにつれて顕著となる。

【図面の簡単な説明】

第１図は本発明の記憶装置の一実施例を示すブロック図
、第２図は従来の記憶装置のブロック図である。１・・・中央処理装置、１′・・・動作指定線、２０・
・・受信制御回路　１１・・・アドレス線、３０・・・
タイミング発生回路、１＃・・・書込みデータ線、８′
・・・読出しデータ線、５０，５１０，５２０，５３０
・・・アドレスレジスタ、６０乃至６３・・・書込みデ
ータレジスタ、７０乃至フ３・・・メモリバンク、８・
・・選択回路、３１０．３２０，３３０・・・タイミン
グレジスタ。代理人　弁理士　　山　下　積　平

Claims

【特許請求の範囲】独立に動作可能なメモリバンクを複数個有する記憶装置
において、前記各メモリバンクのタイミング信号を生成するタイミ
ング制御回路がシリアルに接続されたレジスタ群で構成
され、前記各メモリバンクへのアドレス情報を供給する
アドレス制御回路がシリアルに接続されたレジスタ群に
よって構成されていることを特徴とした記憶装置。