JPH03171844A - ビットインターリーブメモリ制御回路とデビットインターリーブメモリ制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、データの順序を入替えるためのビットインタ
ーリーブメモリ制御回路とデビットインターリーブメモ
リ制御回路に係り、特にそのメモリへの書込アドレス、
読み出しアドレスがアドレス発生用メモリからの読み出
しデータとして容易に発生されるようにしたビットイン
ターリーブメモリ制御回路とデビットインターリーブメ
モリ制御回路に関するものである。

［従来の技術］ データ通信分野においては、データのバーストエラ一対
策上、あるいは通信されるデータの秘匿のためにメモリ
を介しデータの順序を入替える方法が採られているが、
その際メモリに対しては書込アドレス、読み出しアドレ
スが所定に発生される必要があるものとなっている。

即ち、これまでにあっては、ビットインターリーブメモ
リにデータを記憶し、また、それよりデータを読み出す
場合、ビットインターリーブメモリに対するアドレス信
号、例えば読み出しアドレス信号は不連続的に発生され
る必要があり、一般的には定数発生回路や加算回路、遅
延回路などを用いアドレス信号が発生されるようになっ
ていたものである。例えばこの種技術に係るものとして
は特開昭６３−２５３７２９号公報が挙げられるが、こ
れにおいてもアドレス信号発生にリングカウンタや演算
回路が要されているばかりか、書込／読み出しに応じて
回路状態が切替えされる必要があるなど、その例外では
ないものとなっている。

なお、この種技術に関するものとしては、他に特開昭５
９−１４１８４４号公報が挙げられる。

［発明が解決しようとする課題］ しかしながら、ビットインターリーブメモリに対するア
ドレス信号の発生においては、特定の場合には特開昭６
３−２５３７２９号公報のその第１図に示すように、そ
のアドレス発生回路の構成は相当簡単化されるものとな
っているが、一般的には徒に複雑化されたものとして構
成されるようになっている。これは、１ワードを構威す
るデータのビット数とそのワード数によって定まる、デ
ータ順序を入替えるためのアルゴリズムが一般に不定と
され、２つのカウンタを複雑に組合せることによって初
めて所期のアドレス信号が発生されるようになっている
からである。このような事情はビットインターリーブメ
モリに限らず、その逆の動作が行なわれるデビットイン
ターリーブメモリでも同様となっている。

本発明の目的は、データ順序を入替えるためのアルゴリ
ズムが如何ようであっても、データ順序を入替えするた
めのビットインターリーブメモリに対する書込アドレス
、読み出しアドレスを構成簡単にして、しかも容易に発
生させ得るビットインターリーブメモリ制御回路、更に
はデビットインターリープメモリ制御回路を供するにあ
る。

［課題を解決するための手段コ 上記目的は、予め所定アドレス順に書込用アドレス、読
み出し用アドレスが記憶されているアドレス発生用メモ
リより、カウント値がシーケンシャルに更新されるカウ
ンタのそのカウント値をアドレスとして書込時には書込
用アドレスを、また、読み出し時には読み出し用アドレ
スを読み出し、これらアドレスを以てビットインターリ
ーブメモリをアクセスすることで達成される。更にはビ
ットインターリーブメモリ制御回路におけるビットイン
ターリーブメモリへの書込アドレス、読み出しアドレス
をそれぞれ読み出しアドレス、書込アドレスとして用い
ることで達威される。

［作用］ ビットインターリーブメモリに如何なるアドレス順でデ
ータを記憶させ、また、そのようにして記憶されたデー
タを如何なるアドレス順で読み出すかは予め知れている
が、そのようなアドレス順をアドレスデータとしてアド
レス発生用メモリに予め所定アドレス順に記憶せしめて
おく場合は、アドレス発生用メモリを所定アドレス順に
連続的に読み出しアクセスすることで、アドレス発生用
メモリからはビットインターリーブメモリに対するアド
レス信号が連続的に得られるというものである。したが
って、アドレス発生用メモリは望ましくはＲＯＭとして
構成されるようになっている。

ところで、アドレス発生用メモリへのアドレスデータの
記憶態様如何によっては、アドレス発生用メモリへの読
み出しアドレスの発生には何等かの工夫が必要となって
いる。例えば同一のアドレス発生用メモリ内に、予め所
定アドレス順に書込用アドレス、読み出し用アドレスが
アドレス領域を異にして記憶される場合を想定すれば、
この場合にはビットインターリーブメモリに対する読み
出し／書込モード制御信号を、同時にアドレス発生用メ
モリに対し最上位アドレス信号として与えるようにすれ
ばよい。アドレス領域の何れがアクセスされるかはその
際での読み出し／書込モード信号の状態によるようにす
ればよいものである。

また、アドレス発生用メモリ各々に、予め所定アドレス
順に書込用アドレス、読み出し用アドレスがアドレス領
域を同一にして記憶される場合には、ビットインターリ
ーブメモリに対する読み出し／書込モード制御信号は、
同時にアドレス発生用メモリ各々に対しメモリ選択信号
として与えられるようにすればよいものである。

ビットインターリーブメモリ制御回路は以上のようにし
て実現され得るが、これと対となるデビットインターリ
ーブメモリ制御回路の構或としては、ビットインターリ
ーブメモリ制御回路におけるビットインターリーブメモ
リへの書込アドレス、読み出しアドレスをそれぞれ逆に
使用すべく構或すればよいものとなっている。

［実施例］ 以下、本発明を第１図から第５図により説明する。

先ず本発明によるビットインターリーブメモリ制御回路
について説明すれば、第１図はその一例での構或をビッ
トインターリーブメモリとともに示したものである。本
例ではアドレス発生用メモリとしてのＲＯＭ２には、ビ
ットインターリーブメモリ（ＲＡＭとして構或）３への
書込アドレスデータ、読み出しアドレスデータがアドレ
ス領域を異にして予め記憶されたものとなっている。例
えばアドレス領域前半には書込アドレスデータが、また
、アドレス領域後半には読み出しアドレスデータが記憶
されているものである。一方、カウンタ１は書込、読み
出しの際、それに先立って発生されるリセット信号ＲＥ
ＳＥＴによって一旦リセットされた後は、クロック信号
ＣＬＯＣＫを連続的にカウントすることで、そのカウン
ト値はシーケンシャルに更新されたうえアドレス信号と
してＲＯＭ２に与えられるようになっている。したがっ
て、ＲＯＭ２はカウンタ１のそのカウント値をアドレス
として読み出しアクセスされるが、アドレス領域の前半
が読み出されるか、後半が読み出されるかは読み出し／
書込モード制御信号ＲＥＡＤ／ＷＲＩＴＥを最上位アド
レス信号として用いることによって、容易に制御され得
るというものである。即ち、読み出し／書込モード制御
信号ＲＥＡＤ／ＷＲＩＴＥが書込モード状態にある場合
には、カウンタ１からのカウント値がそのまま読み出し
アドレスとしてＲＯＭ２に作用するも、それが読み出し
状態にある場合は、読み出し／書込モード制御信号ＲＥ
ＡＤ／ＷＲ丁而がカウンタ１からのカウント値に最上位
アドレス信号として加えられた状態で、ＲＯＭ２に読み
出しアドレス信号として作用するようになっているもの
である。なお、第１図中、ＷＲＩＴＥ　ＰＵＬＳＥはビ
ットインターリーブメモリ３へのデータ書込タイミング
としてのライトパルスを、また、ＯＵＴ　ＤＡＴＡはビ
ットインターリーブメモリ３からの読み出しデータを示
す。

さて、以上のようにしてなるビットインターリーブメモ
リ制御回路の動作について説明すれば、その動作は以下
の具体例よりして明らかである。

即ち、第２図は本発明に係るデータの具体例を示すが、
これによる場合、そのデータは１ワード５５ビット、ｌ
６ワードより構成されており、ビットインターリーブメ
モリ３に対しての入カデータ（書込データ）ＩＮ　ＤＡ
ＴＡとなっている。ビットインターリーブメモリ３に対
してはデータはビット単位にｏ１〜ＤＢ！１，ｏ１１ｇ
−１）１１０１”’　＋＋＋　・＋＋　，Ｄｅｗｓ〜Ｄ
ｓ＊ｏの順に書込まれた後は、Ｄｚ．Ｄｓｓ．−　−　
・＝Ｄａｘａ．Ｄ＊．Ｄｓｔ・・・　・・・　・・・Ｄ
０，，・・・　・・・　・・・，Ｄ，，ひ，，。，・・
・　・・・　・・・＋ＤＩｌＩＯの順に読み出されるよ
うになっているものである。

第３図（ａ）　，　（ｂ）はそれぞれデータの書込時、
読み出し時での要部の一例での人出力信号のタイミング
を示したものである。図示のように、書込に際しては読
み出し／書込モード制御信号ＲＥＡＤ／ＷＲ　ＩＴＥは
所謂Ｌ　（ｌｏｗ）状態におかれたうえ、カウンタ１は
リセット信号ＲＥＳＥＴによってリセットされた後は、
クロック信号ＣＬＯＣＫを連続的にカウントすることに
よって、そのカウント値が「０」から連続的に「８７９
」まで更新されるようになっている。

この場合には、カウンタｌからのカウント値はそのまま
ＲＯＭ２にアドレス信号として作用することから、第４
図に示すように、ＲＯＭ２におけるアドレス０〜８７９
各々に数値「０」〜「８７９Ｊが書込アドレスデータと
して予め書込まれているものとすれば、これら一連の数
値「０」〜ｒ８７９Ｊはそのまま順次ビットインターリ
ーブメモリ３に書込アドレスとして順次作用することに
なるものである。

一方、これら動作に並行して入力データ（書込データ）
ＩＮ　ＤＡＴＡはクロック信号ＣＬＯＣＫに同期してビ
ット単位に順次ビットインターリーブメモリ３に与えら
れていることから、結局入力データ（書込データ）ＩＮ
　ＤＡＴＡはＤ１〜Ｄ●８。の順でビットインターリー
ブメモリ３におけるアドレス０〜８７９に順次書込まれ
ることになるものである。

ビットインターリーブメモリ３からの読み出し時におい
ては、読み出し／書込モード制御信号ＲＥＡＤ／ＷＲＩ
ＴＥは所Ｊ　Ｈ　（ｈｘｇｈ）状態におかれ、また、カ
ウンタ１は書込時の場合と同様にしてクロック信号ＣＬ
ＯＣＫをカウントするようになっているが、これによっ
てカウンタ１からのカウント値には強制的にｒ　ｌ０２
４Ｊが加算されたものとしてＲＯＭ２が読み出しアクセ
スされるものである。したがって、第４図に示すように
、ＲＯＭ２におけるアドレス１０２４〜ｌ９０３にビッ
トインターリーブメモリ３に対する読み出しアドレスが
データとして予め書込まれているものとすれば、ビット
インターリーブメモリ３は離散的な読み出しアドレスを
以て順次アクセスされ得るものである。

第５図は上記書込、読み出しを概念的に示すが、これに
ついては既に以上の説明より明らかであるので、特に説
明は要しない。なお、以上の例ではＲＯＭ２におけるア
ドレス領域前半にはビットインターリーブメモリ３への
書込アドレスデータが、その後半には読み出しアドレス
データが書込まれているが、書込アドレスデータをアド
レス領域後半に、また、読み出しアドレスデータをその
前半に書込むようにしてもよい。読み出し／書込モード
制御信号ＲＥＡＤ／ＷＲ　ＩＴＥを反転せしめたうえ最
上位アドレス信号として用いればよいものである。

以上、一例での構成におけるビットインターリーブメモ
リ制御回路の動作について説明したが、その構或として
は他にも考えられるものとなっている。以上の例では同
一のＲＯＭ内にビットインターリーブメモリへの書込、
読み出しのアドレスデータが書込まれているわけである
が、それらアドレスを別々のＲＯＭに書込むようにして
もよいものである。別々のＲＯＭが用意される場合は、
読み出し／書込モード制御信号ＲＥＡＤ／ＷＲ　ＩＴＥ
はＲＯＭ選択信号として使用されればよいものである。

また、ＲＯＭでのワードの構成ビット数が相当大きく１
ワード中に書込、読み出しのアドレスデータを書込むこ
とが可能な場合には、読み出し／書込モード制御信号Ｒ
ＥＡＤ／ＷＲＩＴＥによってＲＯＭからの読み出しデー
タを選択的に出力制御すればよく、この場合にはカウン
タからのカウント値はビットインターリーブメモリへの
書込、それからの読み出しとは無関係にそのまま用いら
れることになる。

最後に本発明によるビットインターリーブメモリ制御回
路のデビットインターリーブメモリ制御回路への適用に
ついて説明すれば、以下のようである。

即ち、デビットインターリーブメモリ制御回路はビット
インターリーブメモリより読み出されたデータ０υＴ　
ＤＡＴＡを元の入力データ（書込データ）ＩＮＤＡＴＡ
状態に戻すものとして機能するが、これが、ＲＯＭに書
込みされるアドレスデータを所定に入替えすることによ
って容易に実現され得るというものである。例えば第４
図に示すＲＯＭのメモリマップにおいて、アドレスθ〜
８７９に書込まれている書込アドレスデータをアドレス
１０２４〜１９０３に、また、逆にアドレスｌ０２４〜
１９０３に書込まれている読み出しアドレスデータをア
ドレス０〜８７９に入替えした状態で、ビットインター
リーブメモリにＯＵＴ　ＤＡＴＡを入力せしめるように
すれば、読み出しデータとして元の入力データ（書込デ
ータ）ＩＮ　ＤＡＴＡが容易に得られるというものであ
る。また、デビットインターリーブメモリ制御回路は、
ＲＯＭへの読み出しアドレス生成に係る読み出し／書込
モード制御信号ＲＥＡＤ／ＷＲＩＴＥの代りに、これを
反転せしめたもの、即ち、読み出し／書込モード制御信
号ＲＥＡＤ／ＷＲＩＴＥを用いるようにすれば、ＲＯＭ
内で書込、読み出しのアドレスを入替えを行なうことな
く容易に実現されることになる。以上の例はあくまでも
第１図に示すものに関連したデビットインターリーブメ
モリ制御回路の実現方法であるが、ＲＯＭが別々に設け
られる場合にも同様にして実現されるものである。結局
のところ、ビットインターリーブメモリ制御回路におけ
るビットインターリーブメモリへの書込アドレス、読み
出しアドレス各々をデビットインターリーブメモリ制御
回路では読み出しアドレス、書込アドレスとして用いる
ように構成すればよいものである。

［発明の効果］ 以上説明したように、請求項１による場合は、データ順
序を入替えるためのアルゴリズムが如何ようであっても
、データ順序を入替えするためのビットインターリーブ
メモリに対する書込アドレス、読み出しアドレスを構成
簡単にして、しかも容易に発生させ得るビットインター
リーブメモリ制御回路が得られることになる。また、請
求項２〜４による場合には、より具体的に構成されたビ
ットインターリーブメモリ制御回路が得られ、更に請求
項５による場合は、そのように構成されたビットインタ
ーリーブメモリ制御回路に対し対となるべきデビットイ
ンターリーブメモリ制御回路が容易に得られることにな
る。

【図面の簡単な説明】

第１図は、本発明によるビットインターリーブメモリ制
御回路のその一例での構成をビットインターリーブメモ
リとともに示す図、第２図は、本発明に係るビットイン
ターリーブメモリにおける入出力対象としてのデータの
具体例を示す図、第３図（ａ）　，　（ｂ）は、それぞ
れそのビットインターリーブメモリ制御回路でのデータ
の書込時、読み出し時での要部の一例での入出力信号の
タイミングを示す図、第４図は、第２図示すデータをビ
ットその書込、読み出しを概念的に示す図である。 １・・・カウンタ、２・・・ＲＯＭ（アドレス発生用メ
モリ）、３・・・ビットインターリーブメモリ（ＲＡＭ
）

Claims (1)

1. 【特許請求の範囲】 １、データの順序を入替えるビットインターリーブメモ
   リに対し、書込アドレス、読み出しアドレスを発生する
   ためのビットインターリーブメモリ制御回路であって、
   ビットインターリーブメモリに対しアドレス発生のため
   に設けられ、予め所定アドレス順に書込用アドレス、読
   み出し用アドレスが記憶されているアドレス発生用メモ
   リと、該アドレス発生用メモリに対しアドレス発生のた
   めに設けられ、カウント値がシーケンシャルに更新され
   るカウンタとを少なくとも具備してなる構成のビットイ
   ンターリーブメモリ制御回路。 ２、アドレス発生用メモリはＲＯＭとされる、請求項１
   記載のビットインターリーブメモリ制御回路。 ３、同一のアドレス発生用メモリ内に、予め所定アドレ
   ス順に書込用アドレス、読み出し用アドレスがアドレス
   領域を異にして記憶される場合、ビットインターリーブ
   メモリに対する読み出し／書込モード制御信号は、同時
   にアドレス発生用メモリに対し最上位アドレス信号とし
   て与えられる、請求項１、２の何れかに記載のビットイ
   ンターリーブメモリ制御回路。 ４、アドレス発生用メモリ各々に、予め所定アドレス順
   に書込用アドレス、読み出し用アドレスがアドレス領域
   を同一にして記憶される場合、ビットインターリーブメ
   モリに対する読み出し・／書込モード制御信号は、同時
   にアドレス発生用メモリ各々に対しメモリ選択信号とし
   て与えられる、請求項１、２の何れかに記載のビットイ
   ンターリーブメモリ制御回路。 ５、請求項１〜４の何れかに記載のビットインターリー
   ブメモリ制御回路におけるビットインターリーブメモリ
   への書込アドレス、読み出しアドレスをそれぞれ読み出
   しアドレス、書込アドレスとして用いてなる構成のデビ
   ットインターリーブメモリ制御回路。