JP2000182067A - 中間画素演算装置 - Google Patents

Abstract

(57)【要約】 【課題】 画像データの中間画素値を生成する際に、中
間画素演算に必要なデータを予め他の記憶装置上にデー
タの並び替えや分割を行い格納することなしに、ＤＭＡ
転送中に中間画素値を生成することを目的とする。 【解決手段】 画像データを入力するデータ入力部１０
８と、この入力データを順次格納するためのレジスタを
備えたレジスタ部１０９と、この格納してあるデータを
モード設定信号により選択出力するデータ選択部１１０
と、この選択出力に対し中間画素演算を行う中間画素値
演算部１１１と、この演算結果を出力するデータ出力部
１１２から構成され、画像データとデータイネーブル信
号を順次入力し、生成した中間画素データに合わせてデ
ータイネーブル信号を出力することで、ＤＭＡ転送中に
中間画素値の生成を可能にする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディジタル画像処
理における画素間の中間画素値を生成する中間画素演算
装置の改良を図ったものに関するものである。

【０００２】

【従来の技術】ディジタル画像処理におけるデータ圧縮
処理では、効率的なデータ圧縮を行うために画素間の中
間に配置すべき画素の中間画素値を求め、これを圧縮処
理に用いる場合がある。図７は、本来の画素と中間画素
との関係を示したもので、中間画素には水平方向、垂直
方向、斜め方向の３通りのものがある。この図７では本
来の画素を“○”印で、水平方向の中間画素を“■”印
で、垂直方向の中間画素を“●”印で、斜め方向の中間
画素を“▲”印で、それぞれ示している。

【０００３】そして、水平方向の中間画素値を算出する
には、水平方向で隣り合う２つの画素のデータをそれぞ
れa1，a2とすれば、これを(a1+a2)/2 で求めることがで
きる。また、垂直方向の中間画素値を算出するには、垂
直方向で隣り合う２つの画素のデータをそれぞれa1，b1
とすれば、これを(a1+b1)/2 で求めることができる。さ
らに斜め方向の中間画素値を算出するには、水平方向で
隣り合う２つの画素のデータをそれぞれa1，a2とし、か
つこれらと１ライン分ずれて配置され、かつ水平方向で
隣り合う２つの画素のデータをそれぞれb1，b2とすれ
ば、この中間画素を(a1+a2+b1+b2)/4 で求めることがで
きる。

【０００４】従来、中間画素値を求める中間画素演算装
置は、例えば、特開平９−３１１９３４号公報に示され
ているように、中間画素値を求めるために予め画像デー
タを並び替え、もしくは分割する手段と、並び替え、も
しくは分割した画像データを格納する記憶装置と、中間
画素値を求めるための中間画素（ハーフペル）演算回路
とを備え、前記記憶装置から決められた手順で格納され
ている画像データを読み出し、前記中間画素演算回路に
入力することにより中間画素値を求めていた。

【０００５】図８は、上記従来の中間画素演算装置の構
成を示すブロック図である。図において、８０１はＡメ
モリとＢメモリのアドレスを生成するアドレス生成回
路、８００はデータ入力端子、８０１ａはＡメモリとＢ
メモリの書き込みを制御する書き込み制御部、８０１ｂ
はＡメモリとＢメモリの読み出しを制御する読み出し制
御部、８０２および８０３は中間画素値を求めるために
予め分割された画像データを格納するためのＡメモリと
Ｂメモリ、８０４はＡメモリ８０２とＢメモリ８０３に
格納された画像データを用いて中間画素値を求める中間
画素演算回路、８０５および８０６はトライステートバ
ッファ、８１０はデータ出力端子である。

【０００６】次に、上記従来の中間画素演算装置におい
て中間画素値を生成する動作について説明する。最初
に、アドレス生成回路８０１は、データ入力端子８００
より入力されてくる画像データに対し、書き込み制御部
８０１ａによってトライステートバッファ８０５，８０
６を制御し、これらを１画素幅で水平方向の二つの画素
列に分割するとともに、書き込み信号を出力してＡメモ
リ８０２とＢメモリ８０３にそれぞれ書き込む。

【０００７】次いで、読み出し制御部８０１ｂより読み
出し信号を出力して、Ａメモリ８０２とＢメモリ８０３
に格納した画像データを同時に読み出し、中間画素演算
回路８０４の入力とする。中間画素演算回路８０４で
は、Ａメモリ８０２とＢメモリ８０３からそれぞれ読み
出された画像データを用いて、上述のような中間画素演
算を行うことにより、中間画素値を生成し、データ出力
端子８１０よりこれを出力する。

【０００８】

【発明が解決しようとする課題】従来の中間画素演算装
置は上記のように構成されており、データ圧縮を行うた
めなどに用いる画素間の中間画素値を生成することがで
きる。しかしながら、上記のような中間画素演算を行う
画像処理装置では、中間画素演算を行うために、予め画
像データを並び替え、もしくは分割する必要があり、そ
のための制御手段と、並び替え、もしくは分割された画
像データを格納するための記憶装置が必要であった。ま
た、このように記憶装置を用いてデータの並び替え、分
割を行うために、ＤＭＡ転送中には中間画素演算を行う
ことができなかった。

【０００９】本発明は、上記のような従来のものの問題
点を解決するためになされたもので、中間画素演算を行
う際に、予めデータの並び替えや分割等を行って記憶装
置に格納することなく、中間画素値を生成することが可
能な中間画素演算装置を提供することを目的とする。ま
た、ＤＭＡ転送に特別な制御を加えることなしに、生成
した中間画素値を転送先に出力することで、ＤＭＡ転送
中に中間画素値を生成することが可能な中間画素演算装
置を提供することを目的とする。

【００１０】

【課題を解決するための手段】この課題を解決するため
に、本願の請求項１の発明に係る中間画素演算装置は、
画像データを順次格納するためのレジスタを必要数備え
たレジスタ部と、前記レジスタに格納してあるデータ
を、中間画素を生成する方向を設定する設定信号に応じ
て適宜選択し出力するデータ選択部と、前記データ選択
部からの出力を入力とし、画像データを構成する画素デ
ータに対しその中間画素を生成する中間画素演算を行う
中間画素値演算部と、前記中間画素値演算部における演
算結果を必要に応じて加工出力するデータ出力部とを備
え、画像データのＤＭＡ(Direct Memory Access)転送時
にデータイネーブル信号を転送し、かつ前記画像データ
の中間画素値演算をＤＭＡ転送中に行うようにしたもの
である。

【００１１】また、本願の請求項２の発明に係る中間画
素演算装置は、請求項１記載の中間画素演算装置におい
て、前記画像データは複数の画素データが一緒にされた
パッキングデータとして入力されるものであり、前記中
間画素値演算部は前記パッキングデータを構成する画素
データに対し並列に中間画素演算を行うものとしたもの
である。

【００１２】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図１ないし図６を用いて説明する。 （実施の形態１）この実施の形態１は、画素間の中間画
素値の生成において、２次元的に配列された画像データ
を順次入力して中間画素値を生成することにより、中間
画素演算のために予めデータの並び替えや格納をするこ
となしに、ＤＭＡ転送されてきたデータを順次入力して
中間画素演算を行うようにしたものである。

【００１３】図１は本発明の実施の形態１による中間画
素演算装置のブロック図を示し、図１において、１０１
はＤＭＡ転送中に中間画素値を生成出力することが可能
な，本実施の形態１による中間画素演算装置、１１７は
外部メモリ、１１８は内部メモリであり、この図１に示
した例では、外部メモリ１１７から内部メモリ１１８へ
画像データをＤＭＡ転送するとともに、転送する画像デ
ータに合わせてデータイネーブル信号も転送している。
また、１０６は中間画素演算装置１０１で行う中間画素
演算のモードを設定するためのモード設定信号、１０７
は外部メモリ１１７からＤＭＡ転送されてきたデータ
を、そのまま出力するか、あるいは転送されてきた画像
データに対し中間画素値を生成して出力するかの切り替
えを行うための演算ON/OFF信号である。

【００１４】また、中間画素演算装置１０１のブロック
の内部において、１０８は外部メモリ１１７からＤＭＡ
転送されてくる画像データとデータイネーブル信号を入
力とするデータ入力部、１０９はデータ入力部１０８か
らのデータを順次格納していくレジスタ部、１１０はレ
ジスタ部１０９に格納してあるデータのなかからモード
設定信号１０６に応じて中間画素演算に必要なデータを
選択しこれを出力するデータ選択部、１１１はデータ選
択部１１０からの出力を入力とし、モード設定信号１０
６によって設定された中間画素値演算により中間画素値
の生成を行う中間画素値演算部、１１２は必要に応じて
中間画素値演算部１１１からの演算結果出力を、データ
入力部１０８に入力されるデータと同じ形式に加工して
出力するデータ出力部、１１５は演算ON/OFF信号１０７
により、外部メモリ１１７からのＤＭＡ転送データと、
本中間画素演算装置１０１により生成された中間画素値
のいずれかを選択し出力するセレクタ、１１６は演算ON
/OFF信号１０７により、外部メモリ１１７からのデータ
イネーブル信号と、本中間画素演算装置１０１により生
成されたデータイネーブル信号のいずれかを選択し出力
するセレクタである。

【００１５】以上のように構成された中間画素演算装置
について、以下、その動作を述べる。図１のデータ入力
部１０８は、外部メモリ１１７から転送される入力画像
データ１０２とともに、画像データに合わせて転送され
る入力データイネーブル信号１０３を入力とする。レジ
スタ部１０９は、データ入力部１０８から入力される画
像データを順次格納していく。モード設定信号１０６に
より、データ選択部１１０はレジスタ部１０９に格納さ
れている画像データの中から必要なものを選択し、その
データに対し中間画素値演算部１１１はモード設定信号
１０６により設定された，水平または垂直あるいは斜め
方向の中間画素値を生成する。データ出力部１１２で
は、中間画素値演算部１１１からの出力をデータ入力部
１０８に入力される入力画像データ１０２と同じ形式で
出力するとともに、データ出力部１１２から出力される
中間画素データ１１３に合わせて、データイネーブル信
号１１４を出力する。セレクタ１１５と１１６は、演算
ON/OFF信号１０７により、ＤＭＡ転送のみのときは、外
部メモリ１１７からの入力画像データ１０２と入力デー
タイネーブル信号１０３を選択してこれらを出力し、中
間画素値を生成する場合は、データ出力部１１２からの
中間画素データ１１３と中間画素データイネーブル信号
１１４を選択しこれらを出力する。

【００１６】ところで、外部メモリ１１７からの入力画
像データ１０２と中間画素演算装置１０１で生成した中
間画素データ１１３の間には、中間画素の演算上、デー
タの個数に違いが発生する。また、中間画素データが出
力されるまでに遅延も生じてしまう。

【００１７】しかるに、本実施の形態１の中間画素演算
装置１０１では、生成される中間画素データに合わせて
データ出力部１１２がデータイネーブル信号も加工し出
力するため、ＤＭＡ転送制御に特別な制御手段や回路を
必要としない。従って、ＤＭＡ転送中に中間画素値の生
成が可能である。

【００１８】このように、本実施の形態１によれば、デ
ータ入力部１０８により、外部の装置から入力画像デー
タ１０２とともに入力データイネーブル信号１０３を入
力し、これをレジスタ部１０９によりその内部で順次シ
フトしてゆき、その際、データ選択部１１０で適宜中間
画素値の演算に必要な画素データを取得するようにレジ
スタ部１０９の出力を選択し、中間画素値演算部１１１
はその選択した画素データに基づき中間画素値を生成す
る演算を行い、データ出力部１１２により、その演算結
果を必要に応じて加工し出力するようにしたので、中間
画素演算を行うために予めデータの並び替えや格納を要
することなく、ＤＭＡ転送されてきたデータを順次入力
して中間画素演算を行うことができる。

【００１９】（実施の形態２）この実施の形態２は、Ｄ
ＭＡ転送される画像データを順次入力し、中間画素値を
生成するとともに、ＤＭＡ転送に特別な制御を加えるこ
となしに、生成した中間画素値を並列に演算し入力され
てきたデータと同じパッキング形式で出力することによ
り、ＤＭＡ転送中に、中間画素値を少ない遅延で生成す
ることを可能としたものである。

【００２０】図２は本発明の実施の形態２による中間画
素演算装置におけるレジスタ部１０９の構成の一例を示
したものである。図２で示したレジスタ部は、４画素、
８画素、１６画素数の水平方向の中間画素、垂直方向の
中間画素、斜め方向の中間画素を、同一のレジスタ部か
らのデータで生成することが可能なようにこれを構成し
たものである。

【００２１】図２において、１０９ａないし１０９ｕは
それぞれ画像データを一時記憶するレジスタＡないしレ
ジスタＵであり、レジスタＡ１０９ａ，レジスタＣ１０
９ｃ，レジスタＥ１０９ｅ，レジスタＧ１０９ｇ，レジ
スタＩ１０９ｉ，レジスタＫ１０９ｋ，レジスタＭ１０
９ｍ，レジスタＯ１０９ｏ，レジスタＱ１０９ｑ，レジ
スタＳ１０９ｓはデータ入力部１０８が出力する入力画
像データ１０２の上位８ビットを入力しこれらをこの順
で順次パラレルに転送してゆくものである。また、レジ
スタＢ１０９ｂ，レジスタＤ１０９ｄ，レジスタＦ１０
９ｆ，レジスタＨ１０９ｈ，レジスタＪ１０９ｊ，レジ
スタＬ１０９ｌ，レジスタＮ１０９ｎ，レジスタＰ１０
９ｐ，レジスタＲ１０９ｒ，レジスタＴ１０９ｔ，レジ
スタＵ１０９ｕはデータ入力部１０８が出力する入力画
像データ１０２の下位８ビットを入力しこれらをこの順
で順次パラレルに転送してゆくものである。

【００２２】また、これらのレジスタのなかで、レジス
タＡ１０９ａ，レジスタＢ１０９ｂ，レジスタＤ１０９
ｄ，レジスタＥ１０９ｅ，レジスタＦ１０９ｆ，レジス
タＧ１０９ｇ，レジスタＨ１０９ｈ，レジスタＩ１０９
ｉ，レジスタＪ１０９ｊ，レジスタＫ１０９ｋ，レジス
タＬ１０９ｌ，レジスタＮ１０９ｎ，レジスタＱ１０９
ｑ，レジスタＲ１０９ｒ，レジスタＳ１０９ｓ，レジス
タＴ１０９ｔ，レジスタＵ１０９ｕの出力はそれぞれデ
ータ選択部１１０に入力されている。

【００２３】以下、８×８画素数の中間画素値を生成す
る場合の本実施の形態２による中間画素演算装置の動作
について述べる。図３は、２次元的に配列されている画
像データを表している。a1、a2、a3、…、j9、j10 、j1
1 、…は個々の画素のデータである。外部メモリ１１７
には、画像データが２画素分を一緒にしたパッキングデ
ータとして、例えばデータa1とa2、データa3とa4をそれ
ぞれ一緒にして１６ビットで格納されている場合を例と
して述べる。

【００２４】表１，表２，表３はそれぞれ水平方向，垂
直方向，斜め方向に対し、８画素分の中間画素演算を行
う場合の、図２のレジスタ部のレジスタのサイクル毎の
値の変化と中間画素演算値との関係を示したものであ
り、各表の枠の最上行における数字“０”ないし“１
２”はサイクルの値を示している。また、各表中で黒で
表示したレジスタは、中間値演算を行うにあたってその
出力が選択されるレジスタを示している。

【００２５】

【表１】

【００２６】

【表２】

【００２７】

【表３】

【００２８】図１の外部メモリ１１７からは画像データ
として２画素分づつが１６ビットで転送されてくる。中
間画素値を生成するために、データ入力部１０８はレジ
スタ部１０９に転送されてくるデータを順次格納してい
く。図２および表１に示すように、サイクル０において
データ入力部１０８から出力されたデータa1、a2はサイ
クル１において、レジスタＡにデータa1が、レジスタＢ
にデータa2がそれぞれ格納され、次のサイクルではレジ
スタＡにデータa3が、レジスタＢにデータa4が格納され
るというように、データ入力部１０８からのデータを順
次格納していく。水平方向の中間画素値を生成する際
は、レジスタＡとＢ、レジスタＤとレジスタＡに格納し
てあるデータを用いて並列に中間画素値演算が行われる
ように、モード設定信号１０６により、データ選択部１
１０がデータを選択しこれが中間画素値演算部１１１に
出力される。中間画素値演算部１１１では、並列に水平
方向の中間画素演算を行い、２つの中間画素値を同時に
生成する。これにより、例えば１サイクル目でレジスタ
ＡとＢに格納されるデータa1とa2を用いてその水平方向
の中間画素値(a1+a2)/2 が演算される。また２サイクル
目ではレジスタＤに格納されるデータa2とレジスタＡに
格納されるデータa3を用いてその水平方向の中間画素値
(a2+a3)/2 が演算されるとともに、レジスタＡに格納さ
れるデータa3とレジスタＢに格納されるデータa4を用い
てその水平方向の中間画素値(a3+a4)/2がこれと並列に
演算される。

【００２９】中間画素値演算部１１１で生成された中間
画素値は、データ出力部１１２によって、データ入力部
１０８に入力されるデータと同じように２つの中間画素
値を一緒にして１６ビットのデータとして出力される。
同時にデータ出力部１１２からは、出力される中間画素
値に合わせてデータイネーブル信号を出力する。水平方
向の中間画素値を生成する場合の、画像データとデータ
イネーブル信号との関係を示したのが図４である。この
とき、水平方向に８画素分の中間画素値を生成するに
は、９画素分の画像データの入力が必要になるため、入
力画像データ１０２と生成した中間画素値である出力画
像データ１０４との間には、データの個数に差ができる
が、出力画像データイネーブル信号１０５は、データ出
力部１１２からの出力画像データ１０４に合わせて、中
間画素値が出力されない期間は一旦ロウレベルとなり、
再び中間画素値が出力される期間はハイレベルとなるよ
うにデータイネーブル信号が出力されるため、この出力
画像データイネーブル信号１０５により、ＤＭＡ転送は
特別な制御をする必要がない。

【００３０】次に、垂直方向の中間画素値を生成する場
合について、その動作を述べる。外部メモリ１１７から
ＤＭＡ転送されてくる画像データをデータ入力部１０８
を介し、レジスタ部１０９に順次格納していくのはモー
ドの設定にかかわらず同じである。すなわち、図２およ
び表２に示すように、サイクル０においてデータ入力部
１０８から出力されたデータa1、a2はサイクル１におい
て、レジスタＡにデータa1が、レジスタＢにデータa2が
それぞれ格納され、次のサイクルではレジスタＡにデー
タa3が、レジスタＢにデータa4が格納されるというよう
に、データ入力部１０８からのデータを順次格納してい
く。８×８の中間画素値を生成する際の垂直方向の中間
画素値の生成は、図２のレジスタ部１０９におけるレジ
スタＩとレジスタＡ、レジスタＪとレジスタＢに格納し
てあるデータを用いて並列に中間画素値演算が行われる
ように、モード設定信号１０６により、データ選択部１
１０から中間画素値演算部１１１にデータが選択出力さ
れることで行われる。中間画素値演算部１１１では並列
に垂直方向の中間画素演算を行い、２つの中間画素値を
同時に生成する。

【００３１】これにより、例えば５サイクル目でレジス
タＩに格納されるデータa1とレジスタＡに格納されるデ
ータb1を用いてその垂直方向の中間画素値(a1+b1)/2 が
演算されるとともに、５サイクル目でレジスタＪに格納
されるデータa2とレジスタＢに格納されるデータb2を用
いてその垂直方向の中間画素値(a2+b2)/2 がこれと並列
に演算される。

【００３２】中間画素値演算部１１１で生成された中間
画素値は、データ出力部１１２によって、データ入力部
１０８に入力されるデータと同じように２つの中間画素
値を一緒にして１６ビットのデータとして出力される。
このとき、垂直方向に８画素分の中間画素値を生成する
には、９ライン分の画像データの入力が必要になるた
め、入力画像データ１０２と生成した中間画素値である
出力画像データ１０４との間には、データの個数に差が
できる。また、データの出力には少なくとも１ライン分
のデータ入力のための遅延が発生するが、データ出力部
１１２からの出力データに合わせてデータイネーブル信
号が出力されるため、出力画像データイネーブル信号１
０５により、ＤＭＡ転送は特別な制御をする必要がな
い。垂直方向の中間画素値を生成する場合の、データと
データイネーブルとの関係を示したのが図５である。

【００３３】さらに、斜め方向の中間画素値を生成する
場合について、その動作を述べる。外部メモリ１１７か
らＤＭＡ転送されてくる画像データをデータ入力部１０
８を介し、レジスタ部１０９に順次格納していくのはモ
ードの設定にかかわらず同じである。図２および表３に
示すように、サイクル０においてデータ入力部１０８か
ら出力されたデータa1、a2はサイクル１において、レジ
スタＡにデータa1が、レジスタＢにデータa2がそれぞれ
格納され、次のサイクルではレジスタＡにデータa3が、
レジスタＢにデータa4が格納されるというように、デー
タ入力部１０８からのデータを順次格納していく。８×
８の中間画素値を生成する際の斜め方向の中間画素値の
生成は、図２のレジスタ部１０９におけるレジスタＫと
レジスタＬとレジスタＡとレジスタＢ、レジスタＮとレ
ジスタＫとレジスタＤとレジスタＡに格納してあるデー
タを用いて並列に中間画素値演算が行われるように、モ
ード設定信号１０６により、データ選択部１１０から中
間画素値演算部１１１にデータが選択出力されることで
行われる。中間画素値演算部１１１では、並列に斜め方
向の中間画素演算を行い、２つの中間画素値を同時に生
成する。

【００３４】これにより、例えば６サイクル目でレジス
タＫ，レジスタＬとレジスタＡ，レジスタＢにそれぞれ
格納されるデータa1,a2 とb1,b2 を用いてその斜め方向
の中間画素値(a1+a2+b1+b2)/4 が演算され、７サイクル
目でレジスタＮに格納されるデータa2とレジスタＫに格
納されるデータa3とレジスタＤに格納されるデータb2と
レジスタＡに格納されるデータb3を用いてその斜め方向
の中間画素値(a2+a3+b2+b3)/4 が演算されるとともに、
レジスタＫに格納されるデータa3とレジスタＬに格納さ
れるデータa4とレジスタＡに格納されるデータb3とレジ
スタＢに格納されるデータb4を用いてその斜め方向の中
間画素値(a3+a4+b3+b4)/4 が並列に演算される。

【００３５】中間画素値演算部１１１で生成された中間
画素値は、データ出力部１１２によって、データ入力部
１０８に入力されるデータと同じように２つの中間画素
値を一緒にして１６ビットのデータとして出力される。
このとき、斜め方向に８×８画素分の中間画素値を生成
するには、水平方向に１ライン９画素分、垂直方向に９
ライン分の画像データの入力が必要になるため、入力画
像データ１０２と生成した中間画素値である出力画像デ
ータ１０４との間には、データの個数に違いが生じる。
また、中間画素値の出力までに遅延が発生するが、デー
タ出力部１１２からの出力データに合わせてデータイネ
ーブル信号が出力されるため、出力画像データイネーブ
ル信号１０５により、ＤＭＡ転送は特別な制御をする必
要がない。斜め方向の中間画素値を生成する場合の、デ
ータとデータイネーブルとの関係を示したのが図６であ
る。

【００３６】なお、以上の説明は８画素の場合に関する
ものであるが、水平，垂直，斜め方向の中間画素値を４
画素分演算する場合や、１６画素分演算する場合におい
ても同様の処理により中間画素値を演算することができ
る。４画素の場合のレジスタのサイクル毎の値の変化と
中間画素演算値との関係を表４ないし表６に、１６画素
の場合のレジスタのサイクル毎の値の変化と中間画素演
算値との関係を表７ないし表９に、それぞれ示してい
る。

【００３７】

【表４】

【００３８】

【表５】

【００３９】

【表６】

【００４０】

【表７】

【００４１】

【表８】

【００４２】

【表９】

【００４３】次にこのようなＤＭＡ転送の際に特別な制
御を必要としないように、出力データに合わせて出力さ
れるデータイネーブル信号の生成について説明する。図
９は本発明の実施の形態２による中間画素演算装置にお
けるレジスタ部１０９の構成の一例を示したものであ
る。図９で示したレジスタ部は、図２で示したレジスタ
部とともに設けられ、図２で示したレジスタ部が４画
素、８画素、１６画素数の水平方向の中間画素、垂直方
向の中間画素、斜め方向の中間画素を同一のレジスタ部
からのデータで生成することが可能なように構成してい
るのに対し、これらの中間画素を生成する際のデータイ
ネーブル信号を、同一のレジスタ部からのデータで生成
することが可能なようにこれを構成したものである。

【００４４】図９において、１０９１ないし１０９１０
はそれぞれデータイネーブル信号を一時記憶するレジス
タ１ないしレジスタ１０であり、レジスタ１ １０９
１，レジスタ２ １０９２，レジスタ３ １０９３，レ
ジスタ４ １０９４，レジスタ５ １０９５，レジスタ
６ １０９６，レジスタ７ １０９７，レジスタ８ １
０９８，レジスタ９ １０９９，レジスタ１０ １０９
１０は、データ入力部１０８が出力する入力データイネ
ーブル信号９０１を入力しこれをこの順で順次転送して
ゆくものである。

【００４５】また、これらのレジスタのなかで、レジス
タ１ １０９１の出力９０２はデータ出力部１１２に入
力されており、レジスタ３ １０９３，レジスタ４ １
０９４，レジスタ５ １０９５，レジスタ６ １０９
６，レジスタ９ １０９９，レジスタ１０ １０９１０
の出力はそれぞれデータ選択部１１０に入力されてい
る。

【００４６】また、図１０は本発明の実施の形態２によ
る中間画素演算装置におけるデータ出力部１１２の構成
の一例を示したものである。図１０において、１００７
は図９のレジスタ部１０９のレジスタ１ １０９１から
のデータイネーブル信号９０２およびデータ選択部１１
０からの出力信号９０３を入力とするAND 回路、１００
５はAND 回路１００７の出力１００４およびデータイネ
ーブル信号９０２を入力とするセレクタ、１００２はセ
レクタ１００５の出力１００１をカウントするカウンタ
部、１００６はカウンタ部１００２の出力１００３およ
びAND 回路１００７の出力１００４を入力とするセレク
タ、１１４はこのセレクタ１００６の出力信号である中
間画素データイネーブル信号である。

【００４７】また、１００８および１００９は中間画素
値演算部１１１が演算し並列に出力する演算結果、１０
１０はこの演算結果１００８を入力とするレジスタ、１
０１２はこのレジスタ１０１０の出力１０１１および演
算結果１００８を入力とするセレクタ、１１３はこのセ
レクタ１０１２の出力と中間画素値演算部１１１の演算
結果１００９がパッキングされた中間画素値生成データ
１１３である。

【００４８】また、図１１は水平方向に中間画素値を４
画素生成する場合のデータイネーブル信号生成部内の信
号を示すものである。また、図１２は垂直方向に中間画
素値を４画素生成する場合のデータイネーブル信号生成
部内の信号を示すものである。さらに、図１３は斜め方
向に中間画素値を４画素生成する場合のデータイネーブ
ル信号生成部内の信号を示すものである。

【００４９】次に、データイネーブル信号を生成する場
合について、その動作を述べる。図１の外部メモリ１１
７からの入力データイネーブル信号１０３は、図９に示
すように、データ入力部１０８により入力され、このデ
ータ入力部１０８からのデータイネーブル信号９０１は
レジスタ部１０９のレジスタ１ １０９１に格納され
る。このレジスタ１ １０９１の出力９０２はモード設
定信号１０６によるモード設定にかかわらず、常にデー
タ出力部１１２に出力される。また、データイネーブル
信号９０１はレジスタ部１０９のレジスタ１ １０９１
からレジスタ２ １０９２，レジスタ３ １０９３，
…，レジスタ９ １０９９，レジスタ１０ １０９１０
に順次格納され、データ選択部１１０はモード設定信号
１０６に応じて、垂直方向に中間画素を４画素生成する
場合はレジスタ３ １０９３の出力を、斜め方向に中間
画素を４画素生成する場合はレジスタ４ １０９４の出
力を、垂直方向に中間画素を８画素生成する場合はレジ
スタ５ １０９５の出力を、斜め方向に中間画素を８画
素生成する場合はレジスタ６ １０９６の出力を、垂直
方向に中間画素を１６画素生成する場合はレジスタ９
１０９９の出力を、斜め方向に中間画素を１６画素生成
する場合はレジスタ１０ １０９１０の出力を、それぞ
れ選択し、選択データ９０３として出力する。また、水
平方向の中間画素値を生成する場合は、生成画素数にか
かわらず、レジスタ１ １０９１の出力９０２のみをデ
ータイネーブル信号生成に用いるものであり、データ選
択部１１０で選択、出力された出力９０３はこれを必要
としない。

【００５０】次に、図１０において、データ出力部１１
２に入力された，図９のレジスタ１１０９１の出力９０
２およびデータ選択部１１０の出力９０３はAND 回路１
００７によって論理積がとられ、その出力１００４とレ
ジスタ１ １０９１の出力９０２がモード設定信号１０
６に応じてセレクタ１００５によって選択され、カウン
タ部１００２はこのセレクタ１００５の出力１００１を
カウント信号として、この信号１００１が“Ｈ”の期間
モード設定信号により設定された値までカウントを行
う。中間画素値を４画素数生成する場合は、“０”，
“１”，“２”，“０”，“１”，“２”，…のカウン
トを繰り返す。同様に、中間画素値を８画素数生成する
場合は、“０”，“１”，“２”，“３”，“４”，
“０”，“１”，“２”，“３”，“４”，…のカウン
トを繰り返す。さらに、中間画素値を１６画素数生成す
る場合は、“０”，“１”，“２”，“３”，“４”，
“５”，“６”，“７”，“８”，“０”，“１”，
“２”，“３”，“４”，“５”，“６”，“７”，
“８”，…のカウントを繰り返す。そして、カウント値
が“０”の場合はカウンタ部１００２の出力１００３と
して、“０”を出力し、他の場合は“１”を出力する。

【００５１】データイネーブル信号の生成は、水平方向
の中間画素値演算の場合はレジスタ部１０９からの出力
９０２をカウント信号セレクタ１００５で選択し、カウ
ンタ部１００２のカウント信号１００１とする。そして
このカウンタ部１００２からの出力１００３をデータイ
ネーブル出力セレクタ１００６で選択し、中間画素デー
タイネーブル信号１１４とする。 即ち、図１１に示す
ように、水平方向に４画素分の中間画素を生成する場
合、レジスタ部１０９からの入力９０２が“Ｈ”の期
間、カウンタ部１００２のカウンタは“０”，“１”，
“２”，“０”，“１”，“２”，…のカウントを繰り
返し、カウンタ部１００２はカウント値が“０”の場合
は出力１００３として、“０”を出力し、他の場合は
“１”を出力する。このため、図１１(a) に示すように
入力９０２が与えられると、カウンタ部１００２からの
出力は図１１(b) に示すようになり、これがセレクタ１
００６で選択されて中間画素データイネーブル信号１１
４となる。従って、o1＝(a1+a2)/2, o2 ＝(a2+a3)/2, o
3 ＝(a3+a4)/2, o4 ＝(a4+a5)/2 の４つの中間画素が演
算され、これらが、o1, o2とo3, o4をそれぞれ１組とし
て、２タイミングを要して出力すべき時に出力データイ
ネーブル信号は“１”，“１”、即ち“Ｈ”，“Ｈ”と
なるように生成されており、次のタイミングで、入力画
像データはa5,a6 が入力されるが、このa6は中間画素演
算に用いないものであり、かつこの時カウンタ部１００
２のカウント値が“０”となっているため、出力データ
イネーブル信号は“０”、即ち“Ｌ”となるように生成
される。そしてその次のタイミングで、入力画像データ
はb1,b2 が入力され、さらにその次のタイミングで、入
力画像データはb3,b4 が入力されるが、これらはともに
中間画素演算に用いるものであり、かつこの時カウンタ
部１００２のカウント値がそれぞれ“１”，“２”とな
っているため、出力データイネーブル信号は“１”，
“１”、即ち“Ｈ”，“Ｈ”となるように生成される。

【００５２】これに対し、垂直方向の中間画素値演算の
場合は、AND 回路１００７の出力１００４をデータイネ
ーブル出力セレクタ１００６で選択し、これを中間画素
データイネーブル信号１１４とする。即ち、図１２に示
すように、垂直方向に４画素分の中間画素を生成する場
合、レジスタ部１０９からの入力９０２とデータ選択部
１１０からの入力９０３としてのレジスタ３ １０９３
の出力の論理積をAND回路１００７でとり、これをセレ
クタ１００６で選択し、中間画素データイネーブル信号
１１４とする。このため、図１２(a) に示すように入力
９０２が与えられ、これよりレジスタ２ １０９２，レ
ジスタ３ １０９３を通過する分遅れて図１２(b) に示
すように入力９０３が与えられると、AND 回路１００７
の出力１００４は図１２(c) に示すようになり、これが
セレクタ１００６で選択されて中間画素データイネーブ
ル信号１１４となる。従って、o1＝(a1+b1)/2, o2 ＝(a
2+b2)/2, o3 ＝(b1+b2)/2, o4 ＝(b3+b4)/2 の４つの中
間画素が演算され、これらが、o1, o2とo3, o4をそれぞ
れ１組として出力される際に、a1, a2, …よりそれぞれ
２タイミング遅れて入力されるb1,b2,…の入力タイミン
グに合わせて出力データイネーブル信号が“Ｈ”にな
り、かつこの垂直方向に４画素分の中間画素を演算する
場合、水平方向に４画素分の中間画素を演算する場合の
ように、中間画素演算に用いない画素は水平方向には存
在しないので、生成される出力データイネーブル信号
は、水平方向の時のように一旦“Ｌ”になることはな
く、最初に遅延が発生するのみである。

【００５３】さらに、斜め方向の中間画素値演算の場合
はAND 回路１００７の出力１００４をカウント信号セレ
クタ１００５で選択してこれをカウンタ部１００２のカ
ウント信号１００１とし、カウンタ部１００２の出力１
００３をデータイネーブル出力セレクタ１００６で選択
し、これを中間画素データイネーブル信号１１４とす
る。即ち、図１３に示すように、斜め方向に４画素分の
中間画素を生成する場合、レジスタ部１０９からの入力
９０２とデータ選択部１１０からの入力９０３としての
レジスタ３ １０９３の出力の論理積をAND 回路１００
７でとり、これをセレクタ１００５で選択してカウンタ
部１００２への入力１００１とし、このカウント部１０
０２の出力１００３をセレクタ１００６で選択し、これ
を中間画素データイネーブル信号１１４とする。このた
め、図１３(a) に示すように入力９０２が与えられ、こ
れよりレジスタ２ １０９２，レジスタ３ １０９３を
通過する分遅れて図１３(b) に示すように入力９０３が
与えられると、AND 回路１００７の出力１００４は図１
３(c) に示すようになり、このAND 回路１００７の出力
１００４が“Ｈ”の期間、カウンタ部１００２のカウン
タは“０”，“１”，“２”，“０”，“１”，
“２”，…のカウントを繰り返し、カウンタ部１００２
はカウント値が“０”の場合は出力１００３として、
“０”を出力し、他の場合は“１”を出力する。これに
より、カウンタ部１００２の出力は図１３(d) に示すよ
うになり、これがセレクタ１００６で選択されて中間画
素データイネーブル信号１１４となる。従って、o1＝(a
1+a2+b1+b2)/4, o2 ＝(a2+a3+b2+b3)/4, o3 ＝(a3+a4+b
3+b4)/4, o4 ＝(a4+a5+b4+b5)/4 の４つの中間画素が演
算される際、a1, a2, …よりそれぞれ２タイミング遅れ
て入力されるb1,b2,…の入力タイミングに合わせて出力
データイネーブル信号が“Ｈ”になり、かつその後a5,a
6 が入力されるが、このa6は水平方向に４画素分の中間
画素を演算する場合と同様に画素演算に用いないもので
あり、従って、これ以降は、水平方向に４画素分の中間
画素を演算する場合と同様に、出力データイネーブル信
号は“０”，“１”，“１”、即ち“Ｌ”，“Ｈ”，
“Ｈ”を繰り返すように生成される。

【００５４】一方、画像データについては、中間画素値
が中間画素値演算部１１１で並列に演算され、出力され
る中間画素値演算結果１００８，１００９をデータ出力
部１１２の入力とし、水平方向および斜め方向の中間画
素値演算の場合は一方の演算結果１００８をレジスタ１
０１０に格納し、その出力１０１１をセレクタ１０１２
で選択出力し、他方の演算結果１００９と一緒にして中
間画素値生成データ１１３とする。これに対し、垂直方
向の中間画素値演算の場合は、セレクタ１０１２で中間
画素値演算部１１１からの一方の入力１００８を選択
し、これを中間画素値演算部１１１からの他方の入力１
００９と一緒にして中間画素値生成データ１１３とす
る。

【００５５】即ち、水平方向および斜め方向に４画素分
の中間画素を演算する場合、o1, o2，o3, o4，…が出力
されるが、これらのなかで、o2，o4，…はo1, o3, …に
対し、それぞれ１タイミング遅れて出力されるため、こ
れを補償すべく、o1, o3, …を一旦レジスタ１０１０に
格納している。これに対し、垂直方向に４画素分の中間
画素を演算する場合、o1, o2，o3, o4，…が出力される
が、o2，o4，…はo1,o3, …と同じタイミングでそれぞ
れ出力されるため、o1, o3, …をレジスタ１０１０に格
納することなくそれぞれo2，o4，…と一緒にして出力す
るようにしている。

【００５６】なお、以上の説明は４画素の場合に関する
ものであるが、水平，垂直，斜め方向の中間画素値を８
画素分演算する場合や、水平，垂直，斜め方向の中間画
素値を１６画素分演算する場合においても同様の処理に
より出力データイネーブル信号を生成することができ
る。

【００５７】このように、この実施の形態２によれば、
８ビットの画素データが２画素分ずつ入力される際に、
これらに対し並列に中間画素値演算を行うようにしたの
で、ＤＭＡ転送されてくる画像データを順次入力するこ
とにより、水平、垂直、斜め方向の中間画素値を生成す
ることが可能であり、中間画素演算を行うために予めデ
ータの並び替えやデータの分割を行って複数のメモリに
格納する必要がなく、生成した中間画素値を入力される
画像データと同じ形式で出力し、その出力データに合わ
せてイネーブル信号を出力することで、ＤＭＡ転送に対
し、特別な制御をする必要もない。また、複数の画像デ
ータを一緒に入力する場合、並列に中間画素演算を行う
ことで、生成した中間画素値を出力するまでの遅延を小
さくすることができる。

【００５８】なお、上記実施の形態２では、最初から中
間画素演算に必要な２画素が一緒にパッキングされて入
力されるものとしたが、最初に１画素が入力され、その
後２画素ずつ入力される等の場合は、データ入力部１０
８で最初から２画素が一緒になるようにパッキングしな
おして中間画素値を求めるようにしてもよい。

【００５９】

【発明の効果】以上のように、本願の請求項１の発明に
係る中間画素演算装置によれば、画像データを順次格納
するためのレジスタを必要数備えたレジスタ部と、前記
レジスタに格納してあるデータを、中間画素を生成する
方向を設定する設定信号に応じて適宜選択し出力するデ
ータ選択部と、前記データ選択部からの出力を入力と
し、画像データを構成する画素データに対しその中間画
素を生成する中間画素演算を行う中間画素値演算部と、
前記中間画素値演算部における演算結果を必要に応じて
加工出力するデータ出力部とを備え、画像データのＤＭ
Ａ(Direct Memory Access)転送時にデータイネーブル信
号を転送し、かつ前記画像データの中間画素値演算をＤ
ＭＡ転送中に行うようにしたので、中間画素値の生成に
おいて、演算のためのデータを予め用意するための制御
や記憶装置が不要となり、また、画像データのＤＭＡ転
送中に、中間画素値の生成を行うことができるという効
果が得られる。

【００６０】また、本願の請求項２の発明に係る中間画
素演算装置によれば、請求項１記載の中間画素演算装置
において、前記画像データは複数の画素データが一緒に
されたパッキングデータとして入力されるものであり、
前記中間画素値演算部は前記パッキングデータを構成す
る画素データに対し並列に中間画素演算を行うものとし
たので、中間画素値の生成において、演算のためのデー
タを予め用意するための制御や記憶装置が不要となり、
画像データのＤＭＡ転送中に、中間画素値の生成を行う
ことができ、しかも、一緒に入力した複数の画像データ
に対し、並列に中間画素演算を行うことで、生成した中
間画素値を出力するまでの遅延を小さくすることができ
る効果が得られる。

【図面の簡単な説明】

【図１】本発明の実施の形態１による中間画素演算装置
を示すブロック図。

【図２】本発明の実施の形態２によるレジスタ部の構成
例を示す構成図。

【図３】２次元的に配列された画像データの概念図。

【図４】本発明の実施の形態２による水平方向の中間画
素値生成の説明図。

【図５】本発明の実施の形態２による垂直方向の中間画
素値生成の説明図。

【図６】本発明の実施の形態２による斜め方向の中間画
素値生成の説明図。

【図７】中間画素の説明図。

【図８】従来のアドレス生成回路を示す一構成図。

【図９】本発明の実施の形態２によるレジスタ部の構成
例を示すブロック図。

【図１０】本発明の実施の形態２によるデータ出力部の
構成例を示すブロック図。

【図１１】本発明の実施の形態２によるデータイネーブ
ル信号の生成過程の一例を示す信号波形図。

【図１２】本発明の実施の形態２によるデータイネーブ
ル信号の生成過程の他の例を示す信号波形図。

【図１３】本発明の実施の形態２によるデータイネーブ
ル信号の生成過程のさらに他の例を示す信号波形図。

【符号の説明】

１０１ 中間画素演算装置 １０２ 入力画像データ １０３ 入力データイネーブル １０４ 出力画像データ １０５ 出力データイネーブル １０６ モード設定信号 １０７ 演算ON/OFF信号 １０８ データ入力部 １０９ レジスタ部 １０９ａ レジスタＡ １０９ｂ レジスタＢ １０９ｃ レジスタＣ １０９ｄ レジスタＤ １０９ｅ レジスタＥ １０９ｆ レジスタＦ １０９ｇ レジスタＧ １０９ｈ レジスタＨ １０９ｉ レジスタＩ １０９ｊ レジスタＪ １０９ｋ レジスタＫ １０９ｌ レジスタＬ １０９ｍ レジスタＭ １０９ｎ レジスタＮ １０９ｏ レジスタＯ １０９ｐ レジスタＰ １０９ｑ レジスタＱ １０９ｒ レジスタＲ １０９ｓ レジスタＳ １０９ｔ レジスタＴ １０９ｕ レジスタＵ １１０ データ選択部 １１１ 中間画素値演算部 １１２ データ出力部 １１３ 中間画素値生成データ １１４ 中間画素データイネーブル信号 １１５ 画像データ用セレクタ １１６ データイネーブル信号用セレクタ １１７ 外部メモリ １１８ 内部メモリ ９０１ データイネーブル信号 ９０２ レジスタ１ １０９１の出力 ９０３ データ選択部１１０の出力 １００１ セレクタ１００５の出力 １００２ カウンタ部 １００３ カウンタ部１００２の出力 １００４ AND 回路１００７の出力 １００５ セレクタ １００６ セレクタ １００７ AND 回路 １００８ 中間画素値演算結果 １００９ 中間画素値演算結果 １０１０ レジスタ １０１１ レジスタ１０１０の出力 １０１２ セレクタ １０９１ レジスタ１ １０９２ レジスタ２ １０９３ レジスタ３ １０９４ レジスタ４ １０９５ レジスタ５ １０９６ レジスタ６ １０９７ レジスタ７ １０９８ レジスタ８ １０９９ レジスタ９ １０９１０ レジスタ１０

───────────────────────────────────────────────────── フロントページの続き (72)発明者 米澤 栄治 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 孝橋 靖雄 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 東島 勝義 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5B057 CA08 CA12 CA16 CB08 CB12 CB16 CC01 CD06 CH14 5C078 AA04 CA27 DA22 DB04

Claims (2)

【特許請求の範囲】
1. 【請求項１】 画像データを順次格納するためのレジス
   タを必要数備えたレジスタ部と、 前記レジスタに格納してあるデータを、中間画素を生成
   する方向を設定する設定信号に応じて適宜選択し出力す
   るデータ選択部と、 前記データ選択部からの出力を入力とし、画像データを
   構成する画素データに対しその中間画素を生成する中間
   画素演算を行う中間画素値演算部と、 前記中間画素値演算部における演算結果を必要に応じて
   加工出力するデータ出力部とを備え、 画像データのＤＭＡ(Direct Memory Access)転送時にデ
   ータイネーブル信号を転送し、かつ前記画像データの中
   間画素値演算をＤＭＡ転送中に行うことを特徴とする中
   間画素演算装置。
2. 【請求項２】 請求項１記載の中間画素演算装置におい
   て、 前記画像データは複数の画素データが一緒にされたパッ
   キングデータとして入力されるものであり、前記中間画
   素値演算部は前記パッキングデータを構成する画素デー
   タに対し並列に中間画素演算を行うものであることを特
   徴とする中間画素演算装置。