JPS58151683A - 画像記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は画像中の注目した画素のデータと同時にその周
囲の画素データをアクセスすることのできる画像処理に
適した実用性の高い画像記憶装置に関する。

〔発明の技術的背景とその問題点〕

近時、与えられた画像の特徴を抽出認識して画像処理す
ることが注目されている。この場合、上記画像中の注目
した小領域の画素データを選択的に抽出して画像処理す
ることが多く行われる。しかして従来、このよう寿画像
抽出は、例えば特公昭５　６　−　１５５４３号に開示
されるように、連続したｎ行（垂直走査）分のデータを
予めｎ個のレジスタに取出し、水平走査における連続し
たｍ個のアドレスを順次指定することによｊ９、ｍＸｎ
画素からなる小領域の画素データを選択的に抽出して行
われている。

然し乍ら、ｎ個のレジスタに取出されたｎ行のデータ中
のｍ画素のデータを繰返しアクセスする場合には非常に
効率が良いが、一般にこのように同一データを繰返して
アクセスすることは稀である。丑だ画像処理対象とする
注目画素の位置がランダムに変化する場合、その都度頻
繁にｎ個のレジスタに連続するｎ行のデータを引出すこ
とが必要である。この為、その平均アクセス時間が長く
なり、効率良く画像処理することができないと云う問題
を有していた。

一方、特公昭５６−４０８６１号公報には２ｍｎ個の記
憶モジュールを用いて、画像のｌＸｍｎ。

ｍｎＸ１．ｍＸｎからなる任意の小領域の画素データを
同時アクセスして抽出することが示されている。

ところが、このようなデータアクセスを可能とする上記
方式では、画像処理において殆んど必要性のないｌＸｍ
ｎ　、ｍｎＸ１の小領域抽出を行うので、独立した記憶
モジー−ルを非常に多く必要とする。しかも画素と記憶
モジー−ルとの対応が複雑なので、その制御部を含めて
装置構成が非常に複雑化し、実用性の点で問題がある。

更には、画像処理において食＜用いられる間引き抽出さ
れた画素からなる小領域の画素データを同時アクセスす
ることができガいと云う問題を有している。つまシ、例
えば１画素おきに抽出された画素データからなる粗画像
を、同時アクセスにより簡易に且つ高速に得ることがで
きない。この為、効率の良い画像処理に用いることが不
適当であった。

〔発明の目的〕

本発明はこのような事情を考慮してなされたもので、そ
の目的とするところは、任意に設定されるｍ　Ｘ　ｎ画
素からなる小領域の画素データを、必要最小限の独立し
た記憶モジー−ルから簡易に同時アクセスして読出すこ
とのできる実用性の高い画像記憶装置を提供することに
ある。

〔発明の概要〕

本発明は、ｍ進およびｎ進制御して同時にアクセス・ア
ドレスが制御される独立なｍＸｎ個の記憶モジー−ルに
、任意のｍＸｎ画素からなる小領域の画素データを分散
対応させてそれぞれ格納するようにしたものである。

〔発明の効果〕

従って本発明によれば、選択されるｍ　Ｘ　ｎ画素から
なる小領域の画素ｒ−夕が、ｍＸｎ個の記憶モジー−ル
にそれぞれ対応して格納されるので、簡易々制御により
これを同時アクセスすることが可能となる。しかも、小
領域の画素が、所定数の画素おきに選択されるような場
合であっても、上記した対応関係が維持されるので同様
に同時アクセスを行い得る。また独立した記憶モジー−
ルの数もその処理に必要なｍＸｎからなる必要最小限の
個数でよく、装置を簡易に構成でき、実用的利点が絶大
である。

〔発明の実施例〕

以下、図面を参照して本発明の一実施例につき説明する
。

第１図乃至第３図は、本発明におけるｍＸｎ画素からな
る小領域の概念と、ｍＸｎ個の記憶モジー−ルに対する
アドレス制御の概念を示す図である。ｍＸｎ画素からな
る小領域は、例えば１画像中の画素（ｌ、ｊ）に注目し
たとき、上記画素１．ｊ）を中心とした周囲の画素によ
って構成される。この小領域は行および動刃５− 向にそれぞれ連続したｍＸｎ画素からなる場合もあるが
、第１図に例示するように１画素おきに選択して設定さ
れる場合もある。一般的には予め設定された任意の整数
をｄとしたとき、６画素間隔で選択されるｍＸｎ画素に
よシ小領域が設定される。第１図に示す例では（２，３
）なる画素に注目し、この画素（２，３）を中心として
１画素おきからなる周囲８画素を選択して３×３画素か
らなる小領域が設定されている。

一方、このようにして設定された小領域の画素データを
格納する記憶モノー−ルは、２系統のアドレス信号によ
って制御される２次元配列されたｍＸｎ個の独立な記憶
モジー−ルによシ実現される。このような記憶モジュー
ル群は、例えば通常の大容量記憶モジー−ルを、そのア
ドレス・ビットを分割することによって実現できる。そ
して、これらの各記憶モジュールのアドレス信号と入力
出データとを制御して、画素（ｌ、ｊ）のデータを記憶
モソユール（ＭＩｉ。

ＭＪｊ）のアドレス（ＡＩｉ、　ＡＪｊ）に記憶すると
−６＝ とによシ、前記ｍＸｎ画素からなる小領域の画素データ
をｍＸｎ個の記憶モノニールに分散対応させて格納する
ことが可能となる。尚、上記記憶モジュールの指定デー
タ（ＭＩｉ、　ＭＪｊ）およびそのアドレス・データ（
ＡＩＩ　、　ＡＪｊ）は次のようにして与えられる。

但し、ＭＯＤ　（Ｘ　ｌ　ｙ　）は、値Ｘを値ｙで除し
たときの余シを示し、またｘ／ｙは整数演算による商を
示している。従って今、１画像が１０ＸＩＯ画素によ多
形成され、ｍ＝ｎ＝３なる連続した３×３画素の小領域
の画素データ毎に記憶モノー−ルおよびそのアドレスを
制御して上記各記憶モジー−ルに分散対応させて格納す
る場合、次のようになる。即ち、画素（１、ｊ）に対す
る記憶モジュールの指定データ（ＭＩｌ、　ＭＪｊ）は
第２図に示すように３×３個の一単位とじて繰返し設定
される。また画素１．、＋）に対してそれぞれ指定され
た画素モジー−ルにおける指定アドレス・データ（ＡＩ
ｊ　、　ＡＪｊ）は第３図に示すように与えられる。具
体的には画素（４゜７）のデータは、第２図に示される
テーブルから明らかなように記憶モジー−ル（１，１）
に供給され、この記憶モジュール（１，１）のアドレス
（１，２）に格納されることになる。このアドレス（１
，２）については第３図のテーブルによって示される。

このようにして、ｍ×ｎ画素からなる小領域の画素デー
タは、ｍＸｎ個の記憶モジュールにそれぞれ対応して、
これらの共通したアドレスに格納されることになる。

従って、アクセス・アドレスを指定指示することによシ
、上記小領域の画素データをｍＸｎ個の記憶モジー−ル
よシ同時アクセスして読出すことが可能となる。

さて、上述したアドレスのアクセス制御を行って画像記
憶する本装置は、例えば第４図に示す如く構成される。

この第４図はｍ　Ｘ　ｎが、３×３として与えられる場
合を示している。

２次元配列された３×３個の記憶モジュール（メモリ）
　ＩＧｏ　＋　７８１、〜１２２は横アドレス（ＡＩ　
）制御回路２および縦アドレス（ＡＪ）制御回ｊ！８３
によりそれぞれ制御されるようになっている。上記アド
レス制御回路２，３は画像中の注目したアドレス（ｌ、
ｊ）のデータ、および小領域を形成する画素間の距離ｄ
々るデータを入力してそれぞれ独立に動作するものであ
る。そして、これらの各メモリ１ｏｏ、１ｏｌ、〜１２
２には、入力データ並べ換え回路４を介して入力画素デ
ータＤｉｎが入力され、またメモリ’００　＋　７ｏｔ
＋〜１２２より読出された画素データＤｏｕｔは出力デ
ータ並べ換え回路５を介して出力されるようになってい
る。これらのデータ並べ換え回路４，５は、前記アドレ
ス制御回路２゜３で求められる余りのデータＭＯＤ（１
，ｍ）。

ＭＯＤ　（ｊ　、　ｎ　）とデータ（ａ−Ｚ）を入力し
て、上記したデータの並べ換えを行うものである。この
データの並べ換えＫついては、後で詳述する。

９− また、第４図には特に示されないが、本装置には、画像
の書込みと読出しとを切換制御するＲＥＡＤ／ｖＲＩＴ
Ｅ信号が与えられる。この信号によってメモリＺＯＯ＋
　１０１１〜１２２に対してデータを書込むか、あるい
はメモ！７１００　＋　１６１＋〜１２２からデータを
読出すかの制御が行われるが、アドレス制御回路２，３
の動作については何ら変ることがない。またメモリＺＯ
ｏ＋　２６１　ｒ〜１２２は、それぞれ独立した２系統
のアドレスを有するもので、一般的には通常のＲＡＭに
よ多構成される。前記アドレス制御回路２，３は、上記
２系統のアドレスをそれぞれ独立に、１系統ずつアドレ
ス制御するものである。

ところで、アドレス制御回路２，３は次のように構成さ
れる。但し、これらのアドレス制御回路２，３は演算デ
ータｌ、ｊを異にし、且つ出力データの横方向アドレス
か縦方向アドレスかを異にするだけで同様に構成される
ものであるから、ここでは第５図に示す横アドレス制御
回路２について説明する。今、注目した画素１０− （１，ｊ）のデータが与えられると、その横座標のデー
タｌは加算回路１ノおよび減算回路１２に与えられ、小
領域を構成する画素間の距離を示すデータｄがそれぞれ
加減算される。これによって、上記注目画素（ｉ　、　
ｊ）と同時に読出される周囲の画素の横座標（１＋ｄ）
、（１−ｄ）がそれぞれ求められる。２つのデータセレ
クタ１３．１４は、減算器１５を介してマイナス１され
た前記画素間距離のデータ（ａ−１）をセレクト信号と
して、上記加算回路１１、減算回路１２で求められたデ
ータ（１＋ｄ　）、（ｉ−ｄ）を選択している。つまシ
、これらのデータ（ｉ＋ｄ）と（ｉ　−ｄ　）とを選択
することによシ、横座標のデータｉに対して３（＝ｍ）
を法として（＋１）のモジー−ル列に記憶された座標の
データと（−１）のモジー−ル列に記憶された座標のデ
ータとに分けられる。即ち、セレクタ１３によシモジー
ール列（＋１）にちる座標のデータが抽出され、セレク
タ１４によシモジュール列（−１）にある座標のデータ
が抽出されるようになっている。

除算回路１６．１７．１８は前記与えられた横座標のデ
ータｉ、セレクタ１３．１４によシ選択されたデータｌ
＋ａ）、（ｔ−ａ）をそれぞれ入力し、これを横方向画
素数ｍで除し、これによってそれぞれの列におけるデー
タのメモリ内における横座標アドレスを求めている。

この場合、除算回路１６．１７．１８にて１７ｍ　）（
１−ａ）７ｍ　、　（Ｈ−ｄ）７ｍなる演算が行われる
ことになる。このとき、除算回路１６はその余シのデー
タＭＯＤ　（１、ｍ　）も求めておシ、このデータＭＯ
Ｄ（１，ｍ）はセレクト信号としてマルチブレフサ１９
．２０．２１に与えられるようになっている。このセレ
クト信号に従って、前記除算回路１６．１７．１８にて
それぞれ求められた商の値ｉ／ｉｎ　、　（ｉ　−ｄ　
）７ｍ　、　（１＋ａ　）７ｍが、前記第３図に示すア
ドレスの区分設定に従って振分けられる。これによυメ
モリ１ｏｏ　＋　ｚｏｔ　＋　１０２に対するアドレス
Ａ１．のデータ、メモリ１１０　ｒ　ｚｔｔ　１１１２
に対するアドレスＡ１１のデータ、そしてメモリ１２０
．１２１　ｒ　ｂ２２に対するアドレスＡＩ２のデータ
が、それぞれ振分けられて出力されるようになっている
。このことは、各メモリＩ０゜。

１０１〜１２２のアクセス・アドレスが、注目した画素
を基にしてｍ進制御されることを意味する。

尚、縦アドレス制御回路３でも同様にしてその縦アドレ
スのアクセス制御が行われる。

従って、この縦アドレス制御回路３では、ｎ進制御され
ることになる。

以上のアドレス制御によシ、注目した画素（１，ｊ）と
これを中心として画素距離ｄを隔てた周囲の画素（ｉ′
：ｌ：ｄ、ｊｉ：ｄ）からなる小領域のデータがメモリ
Ｚｏｏ　ｒ　ｌｏｓ〜１２２に分散対応させられている
。そして、このアドレス制御の下でのデータ並べ換え回
路４，５による画素データの並べ換えによシ、注目画素
（ｉ、ｊ）との相対位置に従って並べられた画素データ
の対応付けがなされるようになっている。

今、出力データ並べ換え回ｆ＠ｓについて説明すると、
同回路５は第６図に示すように３つの１３− 横方向並べ換え回路２２．２３．２４および３つの縦方
向並べ換え回路２５，２６．２７によって構成される。

これらの並べ換え回路２２゜２３〜２７は、それぞれ同
じ回路構成にょシ実現することができる。横方向並べ換
え回路２２に着目すると、同回路２２は、前記向のデー
タＭＯＤ　（１、ｍ　）をセレクト信号として、３つの
出力データＯｏｏ　＋　Ｏｌｅ　＋　０２０を振分ける
３つのマルチブレフサ３１．３２．３３と、前記データ
（ａ−１）をセレクト信号として、注目した画素の位置
データ（ｉ）に対して３（＝ｍ）を法として（＋１　）
　、　（−１）であるデータを振分けるデータ・セレク
タ３４．３５によって構成される。他のデータ並べ換え
回路２３．２４〜２７も同様に構成される。

かくして今、注目する画素（１，ｊ）が（３゜４）で示
され、また画素間距離ｄが２で示されるとき、上記画素
（Ｓ、ｊ）を中心とする３×３画素からなる小領域は、
第８図に示す対応関係で表わすことができる。尚、第８
図、太カッ１４− コ〔〕内に示されるデータは、上から（ｌ’、　ｊ’）
　。

（ＭＩ　、　ＭＪ　）　、　（ＡＩ　、　ＡＪ　）を示
している。つマシ、同時アクセスされる９画素の信号の
画像中での座標が（＋’、ｊ’）で示され、それが記憶
される記憶モジー−ルが（ＭＩ１ＭＪ）、そして各モジ
ュール内におけるデータ格納アドレスが（ＡＩ　、　Ａ
Ｊ　）で示される。

つまり、注目した画素を中心とするｍＸｎ画素からなる
小領域の画素データをｍ　Ｘ　ｒ１個の記憶モジュール
に分散対応させ、且つこれらの記憶モジー−ルを同時ア
クセスして上記小領域の画像を読出すことが可能となる
。

以上のように本装置によれば、−画像の画素データをｍ
Ｘｎ個の記憶上ジーールに分割されたｍＸｎ画素からな
る小領域毎にそれぞれ分散対応させて格納するので、注
目した画素を基準として各記憶モジーールのアドレスを
それぞれ同時アクセスすることによシ、上記注目画素を
基準とする小領域の画素データを簡易に選択的に読出す
ことが可能となる。しかも、小領域を構成する画素の画
素間距離が１画素以上ある場合であっても、上記したア
ドレスのアクセス制御により上記小領域の画素データを
同時にアクセスすることが可能となり、各種画像処理に
絶大なる効果を奏する。

尚、本発明は上記実施例に限定されるものではない。例
えば同時アクセスする画素データの画素間隔ｄを１に固
定化する場合には、第５図に示す除算回路１７．１８を
省略し、除算回路１６にて（１−１）に対してのみ除算
を行ったのち、他の値については上記除算結果に±１を
加えて求めるようにすればよい。その他、本発明はその
要旨を逸脱しない範囲で種々変形して実施することがで
きる。

【図面の簡単な説明】

図は本発明の一実施例を示すもので、第１図は設定され
た小領域の例を示す図、第２図は画素と記憶モノー−ル
との対応関係を示す図、第３図は画素と各記憶モジーー
ルにおける格納アドレスとの対応関係を示す図、第４図
は実施例装置の全体的なブロック構成図、第５図は実施
例における横アドレス制御回路の構成図、第６図は実施
例における出力データ並べ換え回路の構成図、第７図は
第６図に示す出力データ並べ換え回路における横方向並
べ換え回路の構成図、第８図は注目した小領域の画素と
記憶モノーールとアドレスとの対応関係を示す図である
。 ７ｏｏ　１Ｊｏｔゞ１２２°−記憶モジュール１２Ｉ３
・・・アドレス制御回路、４．５・・・データ並べ換え
回路、１１・・・加算回路、１２・・・減算回路、１３
゜１４・・・データ・セレクタ、１５・・・減算器、１
６゜１７．１８・・・除算回路、１９．；ｊＯ，２１・
・・マルチ・ルクサ、２２．２３〜２７・・・並べ換え
回路、ｓｌ、、ｖｚ　、ｓｓ・・・マルチ・ブレフサ、
３４．３５・・・データ・セレクタ。 出願人代理人　、弁理士　鈴　江　武　彦１７− ５ 第６図 第７図 第８図 ｉ−ｄ　　ｉ　　ｉ＋ｄ −ｄ ｊ、ｉ）］　、’ｄ］　、ｉ）］ Ｊ　　惣。知９咲）］

Claims (2)

【特許請求の範囲】
1. （１）　　同時アクセス可能なｍ　Ｘ　ｎ個（ｍ　＋　
   ｎ　：任意の正の整数）の記憶モジー−ルと、１画像を
   分割して設定されたｍＸｎ画素からなる小領域の画素デ
   ータを上記記憶モジー−ルに分散対応させてそれぞれ格
   納する手段と、前記各記憶モジー−ルのアクセス・アド
   レスをそれぞれ同時にｍ進およびｎ速制御してアクセス
   する手段とを具備したことを特徴とする画像記憶装置。
2. （２）　　ｍＸｎ画素からなる画像の小領域は、ｄ画素
   間隔（ｄ：ｍおよびｎよシ小さい任意の整数）で画素選
   択して設定された一画像の注目部分領域からなるもので
   ある特許請求の範囲第１項記載の画像記憶装置。